JPH0834772B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH0834772B2 JP60135204A JP13520485A JPH0834772B2 JP H0834772 B2 JPH0834772 B2 JP H0834772B2 JP 60135204 A JP60135204 A JP 60135204A JP 13520485 A JP13520485 A JP 13520485A JP H0834772 B2 JPH0834772 B2 JP H0834772B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路製造において、半導体ウエーハ上
の導電層間の絶縁膜を平坦化する方法に関する。
〔従来技術とその問題点〕
シリコンチップ上の回路密度を増加させるためには、
単一チップ上の多数の集積シリコン素子間の相互接続能
力の改善を必要としてきた。集積回路内のアクティブ領
域の寸法上の制限によって、多層配線による垂直方向の
相互接続が必要となってきた。回路密度が高くなり、素
子寸法が小さくなると、満足できる歩留りと信頼度を得
るには、従来の多層配線構造にとって素子の形状（地
形）が非常に重要となる。金属相互接続層（導電体パタ
ーン）間の絶縁膜を平坦化することによって、金属パタ
ーニング及び段差被覆性（ステップカバレージ）が改善
されることが判明している。この金属パターニングと段
差被覆性の問題を改善すると、LSI及びVLSI回路の多層
配線に使用可能となる。
最近では、次のレベルのメタライゼーションのための
平面を形成するためにポリイミド系樹脂が使用されてい
る。このことについては、“Journal of the Electroch
emical Society",1983年Volume130,No.5に記載されてい
る。しかし、ポリイミド系樹脂を使用する欠点は、平面
化処理のために、比較的厚いポリイミド層（例えば2.0
ミクロン）を使用せねばならないことである。この厚さ
で小さな通路（3.0ミクロン未満）をエッチすることは
難かしいし、これらの深い通路孔を金属で覆うのは更に
困難である。更に、ポリイミドがウェーハに固着するこ
と、及び後続の膜がポリイミドに固着する点も問題であ
り、これは、潜在的に歩留りと信頼性の問題を発生す
る。
他の平坦化技術については、1982年度VLSI技術シンポ
ジウムで発表された“A New Application on RIE to Pl
anarization and Edge Rounding of SiO2Hole in the A
l Multi−level Interconnection"という文献に記載さ
れている。この技術では、金属化の次レベル用の平坦面
を得るために、反応性イオンエッチング（RIE）が使用
される。SiO2とSiNの層は、第１金属化レベル上に蒸着
される。次に、SiNとSiO2を同じ速度でエッチするCF4＋
H2を用いてRIEを行う。SiNが完全に除去されるとエッチ
処理は停止する。RIEの後に1.0ミクロン厚のSiO2が蒸着
される。このプロセスの限界は、ステップ間隔が近接し
ている所（即ち、2.0ミクロン未満）でのみ平面化処理
が行われることである。従って、互いに近接していない
ステップは、該平面化技術の対象外となる。更に、平面
化に続いて、別の二酸化珪素蒸着が必要であり、これに
よって処理時間とその複雑度が増加する。
さらに、“Solid State Technology",1981,4月号に
“Plasma Planarization"と題して発表された平面化技
術は、後にレジスト層で被覆される第１レベル金属の上
にSiO2の単一層を蒸着することを開示している。レジス
ト表面は殆んど平坦であるので、レジストは金属ステッ
プ上でより薄くなる。次に、プラズマエッチングを、レ
ジスト及び絶縁層に対して等しい速度で実行する。パタ
ーン処理されないレジストがエッチされるにつれ、金属
ステップの頂部上の絶縁体材料は除去されるが、金属ス
テップ間の絶縁体はレジストによって保護される。全て
のレジストが除去された時点でエッチングを停止するこ
とによって、次レベル金属に対して、ほぼ平坦な表面を
与えることができる。しかしながらこのプロセスの欠点
は、実際の集積回路では、下部の地形（形状）の由に、
全ての金属ステップが同じ高さであるとは限らず、従っ
て、高いステップを形成する金属線上の絶縁体（例え
ば、ポリシリコン上の金属）は、より低いステップを形
成する金属線上の絶縁体（例えば、島部領域上の金属）
よりもずっと薄くなることである。このために、金属レ
ベル（金属層）間の最小絶縁体層厚さは、下部の形状
と、平面化エッチングがどれ位良く制御されるかに依存
する。これによって、該プロセスは、金属間のショート
に対して極めて敏感になる。更に、このプロセスでは、
金属層間の電気的絶縁体となるべき誘電体をエッチング
が侵すので、ピンホールを発生することもあり、これに
よって、金属層間にショートが生ずる。
〔発明の目的〕
本発明は、集積回路製造に使用される半導体ウェーハ
上への、多層配線された金属−絶縁体構造において、平
面化絶縁属を形成する方法を提供することである。
〔発明の概要〕
下部の形状に従う２個の誘電体層が、集積回路に必要
なパターンと層を有する半導体ウェーハ上に蒸着され
る。第１誘電体層は、金属層（導電体パターン）間の主
要電気絶縁体である。該第１誘電体層の厚さと誘電率
は、金属層間の最大容量を決定する。第２誘電体層の目
的は、第１レベル金属線間の溝を満たすことである。第
２誘電体層は、平坦化されるべき下部地形の最も高いス
テップ（金属、ポリシリコン、及び島部の各ステップ）
の高さに近い厚さに蒸着される。第２誘電体層の性質
は、第１誘電体層よりも、本質的に速い速度でエッチン
グされ得ることである。次に、ウェーハ上に有機ポリマ
ーがその上部面がほぼ平坦になるようにスピナを用いて
蒸着される。この構造は続いて、該有機ポリマーと第２
誘電体層のエッチング速度がほぼ等しくなる条件下でプ
ラズマエッチされる。パターン処理されていないポリマ
ーが除去されると、金属ステップ上の第２誘電体層がプ
ラズマエッチのために露出される。該ポリマーと第２誘
電体層のエッチング速度は等しいので、第２誘電体層は
ステップの上部から除かれる。第２誘電体層は、ステッ
プ間ではポリマーで保護されているのでエッチングされ
ない。全てのポリマーがほぼ本質的に除去されるとエッ
チングが終了する。
〔発明の実施例〕
第1A図から第1D図は本発明による半導体素子の製造方
法の実施例を示した断面図である。ウェーハ100上に、
典型的にはアルミニウムの、代表的厚さd3＝0.75ミクロ
ン±10％を有する金属ステップ（導電体パターン）200
がスパタリングやドライエッチング等の従来の蒸着（デ
ポジション）とエッチング技法を用いて形成される。集
積回路内には下部形状があり、従って、相対的ステップ
高200が影響を受けるが、これによって本発明の平坦下
プロセスは変化を受けないし、従って、このことは図内
のウェーハ100から除いてある。第１誘電体層300はウェ
ーハ100と金属ステップ200の上に、化学蒸着（CVD）又
はプラズマCVD（PECVD）等の従来技法で蒸着される。第
１誘電体層300は典型的にはPECVDシリコンオキシナイト
ライドで、代表的屈折率1.51±0.3、及び典型的厚さd1
＝0.7ミクロン±10％を有する。二酸化珪素等の他の材
料も第１誘電体層300として使用され得る。次に、第２
誘電体層400が第１誘電体層300の上に蒸着される。第２
誘電体層は典型的にはPECVD珪素窒化物で、代表的屈折
率2.03±0.5、典型的厚さd2＝0.85ミクロン±10％を有
する。領域404内に位置する第２誘電体層400の厚さd2
は、領域406内の金属ステップ200の厚さ、d3にほぼ等し
いかそれ以上である。後述するように、d3は概ねd2に等
しくそして第１誘電体層はほぼ、金属ステップ200の形
状に従うので、エッチング後には、ほぼ平坦な表面が、
金属ステップ200上の第１誘電体層300と、領域404内の
第２誘電体層400にかけて形成される。
第1B図は、第1A図の構成を更に処理した段階の断面図
を示す。有機ポリーマー層450は第２誘電体層400の上に
被覆され、ほぼ平坦なポリマー表面455を形成する。ポ
リマー被覆450（代表的には、American Hoechst Corp.
から入手できるAZ1350J−SFポジ形フォトレジスト）
は、50秒間、120℃で、暑い板上で、焼付けられる。該
構成は、0.25トールと0.5トールの分圧のSF6とO2の混合
ガス内でTegal701プラズマエッチャ（Tegal Corp.から
入手可能）を使用してエッチングされる。SF6とO2の分
圧は、有機ポリマー被覆450と第２誘電層400がほぼ同じ
速度でエッチされるように選択される。代表的には、有
機ポリマー被覆450と第２誘電体層400のエッチ速度は、
毎秒当り210Å〜230Åに選択されるが、５〜500Å/sの
エッチ速度も有効に使用できる。先ずポリマー被覆450
のみが除去される。エッチングが進むと、領域407内の
ステップ上のポリマー被覆450が除かれ、第1C図に示す
ように、この領域内の第２誘電体層400が現われる。こ
の時点では、ポリマー450は、領域452内に示す溝部をな
お満している。エッチングが更に続くと、領域407内の
第２誘電体層400と、領域452内のポリマー450がエッチ
される。
第1D図に更に示すように、Tegal701プラズマエッチャ
に使用可能な“スロープモード（slope mode）”を使用
して決定できるように、領域404′内のポリマー被覆450
のほぼ全てが除去されるまで、エッチングが続く。第２
誘電体層400は、ステップ間においては、領域463内で、
第１誘電体層300上にほぼ全てが残される。従って、領
域463内の第２誘電体層400の頂部は、領域408内の第１
誘電体層300の頂部とほぼ同じ高さとなり、ほぼ平坦な
表面を形成する。
上述した方法を使用した場合、第１誘電体層300のエ
ッチ速度は、代表的には、38〜46Å/sの範囲で選択され
るが、１〜100Å/sの間で効果的に選択することもでき
る。従って、第１誘電体層300のエッチ速度は、第２誘
電体層400のエッチ速度よりも本質的に低く選択され、
典型的には、５倍の遅さに選択される。第１誘電体層30
0のエッチ速度が相対的に非常に低いこと、及び、該層
はエッチプロセスの最終段階でのみ露出されるので、第
１誘電体層300は、僅かにエッチされるだけであって
（例えば、300Å程度）、第1D図に示すように、厚さd1
は本質的には変化しない。
〔発明の効果〕
上述の説明より明らかなように第１誘電体層300は本
質的に元のまま残り、不均一性とピンポール形成の問題
は減少する。更に、有機ポリマーを用いて平坦な基準面
455を提供するので、平坦化は下部にあるステップ200の
間隔に左右されない。
【図面の簡単な説明】
第1A図から第1D図は本発明の一実施例による半導体素子
の製造方法を示した工程図である。 100:ウエハ、200:金属配線、300:第１誘電体層、400:第
２誘電体層、450:ポリマー。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】その上に導電パターンが形成されてメサ部
    分と溝部分とを有する基板上に、該メサ部分上での厚さ
    が第１の厚さを有する第１誘電体層を形成する段階と、
    前記メサ部分の高さにほぼ等しいかそれ以上の第２の厚
    さを前記溝部分上で有する第２誘電体層を前記第１誘電
    体層上に形成する段階と、前記第２誘電体層上に表面が
    ほぼ平坦なポリマー層を形成する段階と、前記ポリマー
    層をエッチングして、前記メサ部分上に前記第２誘電体
    層を露出させると共に、前記溝部分上に前記ポリマー層
    を残す段階と、前記第２誘電体層をエッチングして、前
    記メサ部分上に前記第１誘電体層を露出させると共に、
    前記溝部分において前記第１誘電体層上に第２誘電体層
    を残す段階と、を備えて成る、前記メサ部分上の露出さ
    れた第１誘電体層と前記溝部分における前記第１誘電体
    層上の前記第２誘電体層とがほぼ平坦な表面を形成する
    ようにした半導体素子の製造方法であって、前記ポリマ
    ー層と前記第２誘電体層とに対するエッチング速度がほ
    ぼ等しく、前記第１誘電体層に対するエッチング速度が
    前記第２誘電体層に対するエッチング速度より遅くなる
    ようにしたことを特徴とする半導体素子の製造方法。
JP60135204A 1984-06-20 1985-06-20 半導体素子の製造方法 Expired - Lifetime JPH0834772B2 (ja)

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