JPH0936308A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0936308A JPH0936308A JP7178523A JP17852395A JPH0936308A JP H0936308 A JPH0936308 A JP H0936308A JP 7178523 A JP7178523 A JP 7178523A JP 17852395 A JP17852395 A JP 17852395A JP H0936308 A JPH0936308 A JP H0936308A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric film
- film
- dielectric
- insulating film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000010408 film Substances 0.000 claims abstract description 122
- 239000010409 thin film Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 25
- 238000001312 dry etching Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 19
- 229910052736 halogen Inorganic materials 0.000 claims description 4
- 150000002367 halogens Chemical class 0.000 claims description 4
- 230000002378 acidificating effect Effects 0.000 claims description 3
- 239000007788 liquid Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 abstract description 10
- 239000002184 metal Substances 0.000 abstract description 8
- 230000001681 protective effect Effects 0.000 abstract description 6
- 239000011229 interlayer Substances 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 5
- 239000006185 dispersion Substances 0.000 abstract 1
- 239000000463 material Substances 0.000 description 15
- 239000003989 dielectric material Substances 0.000 description 10
- 239000013078 crystal Substances 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 5
- 230000010287 polarization Effects 0.000 description 5
- 230000002269 spontaneous effect Effects 0.000 description 5
- 238000005245 sintering Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 容量絶縁膜の表面の凹凸に起因した電気特性
のばらつきや金属配線の断線を解決し、信頼性に優れた
半導体装置を歩留まりよく得る。 【構成】 半導体集積回路が形成された支持基板の表面
を被覆している層間絶縁膜１の上面に容量素子用下電極
２、第１の誘電体膜７、その第１の誘電体膜７の凹凸の
段差以上の膜厚を有する第２の誘電体膜８および第２の
誘電体膜８と同等の被エッチング速度を有する薄膜９を
順次形成し、ドライエッチングにより薄膜９と第２の誘
電体膜８の一部とをエッチバックして容量絶縁膜１０を
形成し、その上に容量素子用上電極４を形成する。次に
容量素子用上電極４および容量絶縁膜１０を選択エッチ
ングし、さらに容量素子用下電極２を選択エッチングし
て容量素子を形成する。次に容量素子用保護絶縁膜５を
形成し、開口を設け、金属配線６を形成する。
のばらつきや金属配線の断線を解決し、信頼性に優れた
半導体装置を歩留まりよく得る。 【構成】 半導体集積回路が形成された支持基板の表面
を被覆している層間絶縁膜１の上面に容量素子用下電極
２、第１の誘電体膜７、その第１の誘電体膜７の凹凸の
段差以上の膜厚を有する第２の誘電体膜８および第２の
誘電体膜８と同等の被エッチング速度を有する薄膜９を
順次形成し、ドライエッチングにより薄膜９と第２の誘
電体膜８の一部とをエッチバックして容量絶縁膜１０を
形成し、その上に容量素子用上電極４を形成する。次に
容量素子用上電極４および容量絶縁膜１０を選択エッチ
ングし、さらに容量素子用下電極２を選択エッチングし
て容量素子を形成する。次に容量素子用保護絶縁膜５を
形成し、開口を設け、金属配線６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
チップに内蔵される、高誘電率を有する誘電体または強
誘電体を容量絶縁膜とする容量素子を備えた半導体装置
の製造方法に関する。
チップに内蔵される、高誘電率を有する誘電体または強
誘電体を容量絶縁膜とする容量素子を備えた半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年マイクロコンピュータ等の高速化、
低消費電力化の傾向が推進される中で民生用電子機器が
一段と高度化し、使用される半導体装置もその半導体素
子の微細化が急速に進んできている。それに伴って電子
機器から発生される電磁波雑音である不要輻射が大きな
問題になっており、この不要輻射低減対策として高誘電
率を有する誘電体（以下単に高誘電体という）を容量絶
縁膜とする大容量の容量素子を半導体集積回路装置等に
内蔵する技術が注目をあびている。また、ダイナミック
ＲＡＭの高集積化に伴い、従来の珪素酸化物または窒化
物の代わりに高誘電体を容量絶縁膜として用いる技術が
広く研究されている。さらに従来にない低動作電圧かつ
高速書き込み読み出し可能な不揮発性ＲＡＭの実用化を
目指し、自発分極特性を有する強誘電体膜に関する研究
開発が盛んに行われている。
低消費電力化の傾向が推進される中で民生用電子機器が
一段と高度化し、使用される半導体装置もその半導体素
子の微細化が急速に進んできている。それに伴って電子
機器から発生される電磁波雑音である不要輻射が大きな
問題になっており、この不要輻射低減対策として高誘電
率を有する誘電体（以下単に高誘電体という）を容量絶
縁膜とする大容量の容量素子を半導体集積回路装置等に
内蔵する技術が注目をあびている。また、ダイナミック
ＲＡＭの高集積化に伴い、従来の珪素酸化物または窒化
物の代わりに高誘電体を容量絶縁膜として用いる技術が
広く研究されている。さらに従来にない低動作電圧かつ
高速書き込み読み出し可能な不揮発性ＲＡＭの実用化を
目指し、自発分極特性を有する強誘電体膜に関する研究
開発が盛んに行われている。
【０００３】以下従来の半導体装置の製造方法につい
て、図面を参照しながら説明する。図３（ａ）〜（ｆ）
は従来の半導体装置の製造方法を示す工程断面図であ
り、１は半導体集積回路が形成された支持基板の表面を
被覆している層間絶縁膜、２は容量素子用下電極、３は
高誘電体または強誘電体（以下、単に誘電体と略す）よ
りなる容量絶縁膜、４は容量素子用上電極、５は容量素
子用保護絶縁膜、６は金属配線である。
て、図面を参照しながら説明する。図３（ａ）〜（ｆ）
は従来の半導体装置の製造方法を示す工程断面図であ
り、１は半導体集積回路が形成された支持基板の表面を
被覆している層間絶縁膜、２は容量素子用下電極、３は
高誘電体または強誘電体（以下、単に誘電体と略す）よ
りなる容量絶縁膜、４は容量素子用上電極、５は容量素
子用保護絶縁膜、６は金属配線である。
【０００４】まず図３（ａ）に示すように、半導体集積
回路が形成された支持基板の表面を被覆している層間絶
縁膜１の上に容量素子用下電極２を形成し、次に同図
（ｂ）に示すように、容量素子用下電極２の上面に容量
絶縁膜３となる誘電体膜を形成した後、同図（ｃ）に示
すように酸素を含む雰囲気中で焼結して誘電体を結晶化
させる。このときの結晶粒の大きさは約１００ｎｍであ
る。さらに同図（ｄ）に示すように、結晶化した容量絶
縁膜３の上に容量素子用上電極４を形成する。次に同図
（ｅ）に示すように、容量素子用上電極４および容量絶
縁膜３を同一マスクで選択エッチングし、さらに容量素
子用下電極２を選択的にエッチングする。次に同図
（ｆ）に示すように、全体に容量素子用保護絶縁膜５を
形成した後、容量素子用下電極２および容量素子用上電
極４に達する開口を容量素子用保護絶縁膜５に開け、金
属配線６を形成する。
回路が形成された支持基板の表面を被覆している層間絶
縁膜１の上に容量素子用下電極２を形成し、次に同図
（ｂ）に示すように、容量素子用下電極２の上面に容量
絶縁膜３となる誘電体膜を形成した後、同図（ｃ）に示
すように酸素を含む雰囲気中で焼結して誘電体を結晶化
させる。このときの結晶粒の大きさは約１００ｎｍであ
る。さらに同図（ｄ）に示すように、結晶化した容量絶
縁膜３の上に容量素子用上電極４を形成する。次に同図
（ｅ）に示すように、容量素子用上電極４および容量絶
縁膜３を同一マスクで選択エッチングし、さらに容量素
子用下電極２を選択的にエッチングする。次に同図
（ｆ）に示すように、全体に容量素子用保護絶縁膜５を
形成した後、容量素子用下電極２および容量素子用上電
極４に達する開口を容量素子用保護絶縁膜５に開け、金
属配線６を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の製造方法では、容量絶縁膜３が高誘電体として十分な
高誘電率を得るためには、または強誘電体として十分な
自発分極量を確保するためには、最低でも約１００ｎｍ
の大きさの結晶粒を形成しなければならず、平均の厚さ
が約２００ｎｍ程度の容量絶縁膜３ではその表面の凹凸
が激しく、絶縁耐圧および誘電率または自発分極量等の
電気特性の大きなばらつきを生じたり、容量絶縁膜３上
に形成された配線に断線が発生したりするという課題を
有していた。
の製造方法では、容量絶縁膜３が高誘電体として十分な
高誘電率を得るためには、または強誘電体として十分な
自発分極量を確保するためには、最低でも約１００ｎｍ
の大きさの結晶粒を形成しなければならず、平均の厚さ
が約２００ｎｍ程度の容量絶縁膜３ではその表面の凹凸
が激しく、絶縁耐圧および誘電率または自発分極量等の
電気特性の大きなばらつきを生じたり、容量絶縁膜３上
に形成された配線に断線が発生したりするという課題を
有していた。
【０００６】本発明は上記従来の課題を解決するもので
あり、容量絶縁膜の表面を平坦化することにより優れた
電気特性を備えた容量素子を内蔵する半導体装置を得、
かつ容量素子の金属配線の断線を防止できる、半導体装
置の製造方法を提供することを目的とする。
あり、容量絶縁膜の表面を平坦化することにより優れた
電気特性を備えた容量素子を内蔵する半導体装置を得、
かつ容量素子の金属配線の断線を防止できる、半導体装
置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、誘電体を容量絶縁膜とする容量素子を内蔵
する半導体装置の製造において、容量絶縁膜を、第１の
誘電体膜を形成した後にこの第１の誘電体膜の表面にお
ける凸部と凹部の段差以上の厚さを有する第２の誘電体
膜を第１の誘電体膜の上面に形成し、さらに、この第２
の誘電体膜の上面にその被エッチング速度と同等の被エ
ッチング速度を有する薄膜を表面を平坦化して形成した
のち、その薄膜の全部と第２の誘電体膜の一部とを同時
にエッチング除去して第２の誘電体膜の表面を平滑な面
とすることによって形成するものである。また、第１の
誘電体膜または第２の誘電体膜または薄膜として高誘電
率を有する誘電体または強誘電体を用いるものであり、
さらにエッチング工程においてハロゲンガスによるドラ
イエッチング法または酸性の液体によるウエットエッチ
ング法を用いるものである。
に本発明は、誘電体を容量絶縁膜とする容量素子を内蔵
する半導体装置の製造において、容量絶縁膜を、第１の
誘電体膜を形成した後にこの第１の誘電体膜の表面にお
ける凸部と凹部の段差以上の厚さを有する第２の誘電体
膜を第１の誘電体膜の上面に形成し、さらに、この第２
の誘電体膜の上面にその被エッチング速度と同等の被エ
ッチング速度を有する薄膜を表面を平坦化して形成した
のち、その薄膜の全部と第２の誘電体膜の一部とを同時
にエッチング除去して第２の誘電体膜の表面を平滑な面
とすることによって形成するものである。また、第１の
誘電体膜または第２の誘電体膜または薄膜として高誘電
率を有する誘電体または強誘電体を用いるものであり、
さらにエッチング工程においてハロゲンガスによるドラ
イエッチング法または酸性の液体によるウエットエッチ
ング法を用いるものである。
【０００８】
【作用】したがって本発明によれば、第２の誘電体膜の
被エッチング速度と同等の被エッチング速度を有する薄
膜を第２の誘電体膜の上面に形成し、その薄膜の全部と
第２の誘電体膜の一部とを同時にエッチング除去してい
るため、第１の誘電体膜と第２の誘電体膜からなる容量
絶縁膜の表面を平坦化することができる。このことによ
り容量素子の絶縁耐圧および誘電率、自発分極量等の電
気特性のばらつきや容量素子上の配線の断線を抑制する
ことができ、高い信頼性を備えた半導体装置を製造する
ことができる。
被エッチング速度と同等の被エッチング速度を有する薄
膜を第２の誘電体膜の上面に形成し、その薄膜の全部と
第２の誘電体膜の一部とを同時にエッチング除去してい
るため、第１の誘電体膜と第２の誘電体膜からなる容量
絶縁膜の表面を平坦化することができる。このことによ
り容量素子の絶縁耐圧および誘電率、自発分極量等の電
気特性のばらつきや容量素子上の配線の断線を抑制する
ことができ、高い信頼性を備えた半導体装置を製造する
ことができる。
【０００９】
【実施例】以下本発明の一実施例について、図を参照し
ながら図３と同一部分には同じ符号を付して説明する。
ながら図３と同一部分には同じ符号を付して説明する。
【００１０】図１（ａ）〜（ｆ）は本発明の一実施例に
おける半導体装置の製造方法における後段工程の工程断
面図であり、図３における要素と対応する部分には同じ
符号を付している。
おける半導体装置の製造方法における後段工程の工程断
面図であり、図３における要素と対応する部分には同じ
符号を付している。
【００１１】半導体集積回路が形成された支持基板の表
面を被覆している層間絶縁膜１の上面に容量素子用下電
極２、第１の誘電体膜７が形成される工程までは図３
（ａ）に示した従来の工程と同じである。なお、これら
の図において、８は第１の誘電体膜３と同じく高誘電体
または強誘電体よりなる第２の誘電体膜であり、第１の
誘電体膜７の凸部と凹部の段差以上の膜厚を有する。９
は高誘電体または強誘電体よりなる第２の誘電体膜８の
被エッチング速度と同等の被エッチング速度を有する材
料よりなる薄膜であり、１０はエッチバックによって薄
膜９の全てと第２の誘電体膜８の凸部の一部が除去さ
れ、その表面が完全に平坦化されて第１の誘電体膜７と
一体化した容量絶縁膜である。
面を被覆している層間絶縁膜１の上面に容量素子用下電
極２、第１の誘電体膜７が形成される工程までは図３
（ａ）に示した従来の工程と同じである。なお、これら
の図において、８は第１の誘電体膜３と同じく高誘電体
または強誘電体よりなる第２の誘電体膜であり、第１の
誘電体膜７の凸部と凹部の段差以上の膜厚を有する。９
は高誘電体または強誘電体よりなる第２の誘電体膜８の
被エッチング速度と同等の被エッチング速度を有する材
料よりなる薄膜であり、１０はエッチバックによって薄
膜９の全てと第２の誘電体膜８の凸部の一部が除去さ
れ、その表面が完全に平坦化されて第１の誘電体膜７と
一体化した容量絶縁膜である。
【００１２】次にさらに詳しくその製造方法について説
明する。まず、上述したように従来と同様の方法で、半
導体集積回路が作り込まれた支持基板の表面を被覆して
いる層間絶縁膜１の上に容量素子用下電極２を形成し、
続いて高誘電体または強誘電体よりなる第１の誘電体膜
７を形成した後、酸素を含む雰囲気中で約６００〜８０
０℃の範囲内の温度で焼結し、この高誘電体または強誘
電体を結晶化させる。次に図１（ａ）に示すように、第
１の誘電体膜７と同じ高誘電体または強誘電体材料を用
いて、第１の誘電体膜７の凸部と凹部との段差以上の膜
厚の第２の誘電体膜８を第１の誘電体膜７上に形成し、
第１の誘電体膜７の場合と同様に酸素を含む雰囲気中で
約６００〜８００℃の範囲内の温度で、かつ第１の誘電
体膜７の焼結温度よりも低い温度で焼結し、結晶化させ
る。
明する。まず、上述したように従来と同様の方法で、半
導体集積回路が作り込まれた支持基板の表面を被覆して
いる層間絶縁膜１の上に容量素子用下電極２を形成し、
続いて高誘電体または強誘電体よりなる第１の誘電体膜
７を形成した後、酸素を含む雰囲気中で約６００〜８０
０℃の範囲内の温度で焼結し、この高誘電体または強誘
電体を結晶化させる。次に図１（ａ）に示すように、第
１の誘電体膜７と同じ高誘電体または強誘電体材料を用
いて、第１の誘電体膜７の凸部と凹部との段差以上の膜
厚の第２の誘電体膜８を第１の誘電体膜７上に形成し、
第１の誘電体膜７の場合と同様に酸素を含む雰囲気中で
約６００〜８００℃の範囲内の温度で、かつ第１の誘電
体膜７の焼結温度よりも低い温度で焼結し、結晶化させ
る。
【００１３】結晶化した第１の誘電体膜７の平均膜厚を
２００ｎｍとした場合の表面の凸部と凹部との段差は、
高誘電体または強誘電体の結晶粒の大きさが約１００ｎ
ｍであることから考えると、約１００ｎｍである。次に
同図（ｂ）に示すように、第２の誘電体膜８の上に第２
の誘電体膜８の被エッチング速度と同等の被エッチング
速度を有する薄膜９を形成する。薄膜９として本実施例
では高誘電体または強誘電体よりなる材料を使用した
が、第２の誘電体膜８の被エッチング速度と同等の被エ
ッチング速度を有する材料であれば、他の材料を使用す
ることも可能である。
２００ｎｍとした場合の表面の凸部と凹部との段差は、
高誘電体または強誘電体の結晶粒の大きさが約１００ｎ
ｍであることから考えると、約１００ｎｍである。次に
同図（ｂ）に示すように、第２の誘電体膜８の上に第２
の誘電体膜８の被エッチング速度と同等の被エッチング
速度を有する薄膜９を形成する。薄膜９として本実施例
では高誘電体または強誘電体よりなる材料を使用した
が、第２の誘電体膜８の被エッチング速度と同等の被エ
ッチング速度を有する材料であれば、他の材料を使用す
ることも可能である。
【００１４】薄膜９は第２の誘電体膜８の表面の凹凸を
埋め、かつ熱処理を施す必要はないので、薄膜９の表面
は完全に平坦化される。次に同図（ｃ）に示すように、
薄膜９の全部と第２の誘電体膜８の凸部をハロゲンガス
中でドライエッチングにより同時にエッチングする。す
なわち、薄膜９と第２の誘電体膜８との被エッチング速
度は同程度であるため、薄膜９が有する表面の平滑さは
第２の誘電体膜８の凸部と第２の誘電体膜８の凹部に埋
め込まれた薄膜９の面が混在するエッチング面に至って
も、同じ平滑さを保持しながらエッチングが進み、さら
に第１の誘電体膜７の凸部が露出するまで第２の誘電体
膜８をエッチング除去するに至って、第１の誘電体膜７
の凸部と、第１の誘電体膜７の凹部を埋めた第２の誘電
体膜８とにより形成された表面が平坦化された容量絶縁
膜１０を得ることができる。
埋め、かつ熱処理を施す必要はないので、薄膜９の表面
は完全に平坦化される。次に同図（ｃ）に示すように、
薄膜９の全部と第２の誘電体膜８の凸部をハロゲンガス
中でドライエッチングにより同時にエッチングする。す
なわち、薄膜９と第２の誘電体膜８との被エッチング速
度は同程度であるため、薄膜９が有する表面の平滑さは
第２の誘電体膜８の凸部と第２の誘電体膜８の凹部に埋
め込まれた薄膜９の面が混在するエッチング面に至って
も、同じ平滑さを保持しながらエッチングが進み、さら
に第１の誘電体膜７の凸部が露出するまで第２の誘電体
膜８をエッチング除去するに至って、第１の誘電体膜７
の凸部と、第１の誘電体膜７の凹部を埋めた第２の誘電
体膜８とにより形成された表面が平坦化された容量絶縁
膜１０を得ることができる。
【００１５】次に同図（ｄ）に示すように、容量絶縁膜
１０の平坦な表面上に容量素子上電極４を形成する。次
に同図（ｅ）に示すように、容量素子用上電極４および
容量絶縁膜１０を同一マスクで選択エッチングし、さら
に容量素子用下電極２を選択エッチングする。次に同図
（ｆ）に示すように、全体に容量素子用保護絶縁膜５を
形成した後、容量素子用下電極２および容量素子用上電
極４に達する開口を容量素子用保護絶縁膜５に開け、金
属配線６を形成する。
１０の平坦な表面上に容量素子上電極４を形成する。次
に同図（ｅ）に示すように、容量素子用上電極４および
容量絶縁膜１０を同一マスクで選択エッチングし、さら
に容量素子用下電極２を選択エッチングする。次に同図
（ｆ）に示すように、全体に容量素子用保護絶縁膜５を
形成した後、容量素子用下電極２および容量素子用上電
極４に達する開口を容量素子用保護絶縁膜５に開け、金
属配線６を形成する。
【００１６】このように上記実施例によれば、高誘電体
または強誘電体よりなる第１の誘電体膜７の上に第２の
誘電体膜８を第１の誘電体膜７の表面に生じた結晶粒に
よる段差を充分埋めるように形成し、さらに薄膜９を形
成して第２の誘電体膜８の表面の凹凸による段差を完全
に埋め込んだのち、平坦な表面が形成された薄膜９の表
面からエッチバックすることにより、完全に平坦な表面
を有する高誘電体または強誘電体のみからなる容量絶縁
膜１０を形成することができる。
または強誘電体よりなる第１の誘電体膜７の上に第２の
誘電体膜８を第１の誘電体膜７の表面に生じた結晶粒に
よる段差を充分埋めるように形成し、さらに薄膜９を形
成して第２の誘電体膜８の表面の凹凸による段差を完全
に埋め込んだのち、平坦な表面が形成された薄膜９の表
面からエッチバックすることにより、完全に平坦な表面
を有する高誘電体または強誘電体のみからなる容量絶縁
膜１０を形成することができる。
【００１７】図２は本実施例および表面が平坦化されて
いない従来例の容量素子についてその電気特性を比較し
た図である。図２から明かなように、本実施例によれ
ば、容量素子の絶縁耐圧（ＶDD）を従来の方法による容
量素子に比べて絶縁耐圧（ＶDD）を約１０Ｖ向上させる
ことができ、また、比誘電率（εr）のばらつきを０.３
％以内に、自発分極量（Ｐr）のばらつきを０.５％以内
にそれぞれ改善することができた。さらに表面の凹凸に
よる段差をなくして表面を平坦化することにより、容量
素子上に形成された金属配線６の断線も防止することが
できた。
いない従来例の容量素子についてその電気特性を比較し
た図である。図２から明かなように、本実施例によれ
ば、容量素子の絶縁耐圧（ＶDD）を従来の方法による容
量素子に比べて絶縁耐圧（ＶDD）を約１０Ｖ向上させる
ことができ、また、比誘電率（εr）のばらつきを０.３
％以内に、自発分極量（Ｐr）のばらつきを０.５％以内
にそれぞれ改善することができた。さらに表面の凹凸に
よる段差をなくして表面を平坦化することにより、容量
素子上に形成された金属配線６の断線も防止することが
できた。
【００１８】なお、本実施例において高誘電体または強
誘電体よりなる誘電体膜を第１の誘電体膜７と第２の誘
電体膜８とより構成させて容量絶縁膜１０を形成した
が、この理由は誘電体膜の上面に生じる凹凸の段差を第
２の誘電体膜８の結晶粒成長を抑えることによってなる
べく小さく抑制するための手段であり、所定の焼結温度
における誘電体の結晶化の際の結晶成長を適当な手段で
制御し、表面の凹凸による段差を小さく抑えることがで
きれば第１の誘電体膜７のみ、すなわち１回の誘電体膜
作製後ただちに薄膜９の形成工程に入ることも可能であ
る。
誘電体よりなる誘電体膜を第１の誘電体膜７と第２の誘
電体膜８とより構成させて容量絶縁膜１０を形成した
が、この理由は誘電体膜の上面に生じる凹凸の段差を第
２の誘電体膜８の結晶粒成長を抑えることによってなる
べく小さく抑制するための手段であり、所定の焼結温度
における誘電体の結晶化の際の結晶成長を適当な手段で
制御し、表面の凹凸による段差を小さく抑えることがで
きれば第１の誘電体膜７のみ、すなわち１回の誘電体膜
作製後ただちに薄膜９の形成工程に入ることも可能であ
る。
【００１９】また、本実施例ではエッチバックの方法と
して、ハロゲンガスによるドライエッチング工程を用い
た場合について説明したが、酸性の液体によるウエット
エッチング工程を用いても同様の効果を得ることが可能
である。
して、ハロゲンガスによるドライエッチング工程を用い
た場合について説明したが、酸性の液体によるウエット
エッチング工程を用いても同様の効果を得ることが可能
である。
【００２０】
【発明の効果】本発明は、容量絶縁膜を第１の誘電体膜
を形成した後にその第１の誘電体膜の表面における凸部
と凹部の段差以上の厚さを有する第２の誘電体膜を第１
の誘電体膜の上面に形成したのち、第２の誘電体膜の上
面にその第２の誘電体膜の被エッチング速度と同等の被
エッチング速度を有する薄膜をその表面を平坦化して形
成し、その薄膜の全部と第２の誘電体膜の一部とを同時
にエッチング除去して第２の誘電体膜の表面を平滑な面
とすることによって形成しているために、容量絶縁膜と
なる結晶化された誘電体の表面を平坦化でき、半導体装
置に内蔵された容量素子の電気特性を向上することがで
きる。さらに金属配線の断線をきわめて有効に防止する
ことができ、優れた信頼性を有する半導体装置を提供す
ることが可能となる。
を形成した後にその第１の誘電体膜の表面における凸部
と凹部の段差以上の厚さを有する第２の誘電体膜を第１
の誘電体膜の上面に形成したのち、第２の誘電体膜の上
面にその第２の誘電体膜の被エッチング速度と同等の被
エッチング速度を有する薄膜をその表面を平坦化して形
成し、その薄膜の全部と第２の誘電体膜の一部とを同時
にエッチング除去して第２の誘電体膜の表面を平滑な面
とすることによって形成しているために、容量絶縁膜と
なる結晶化された誘電体の表面を平坦化でき、半導体装
置に内蔵された容量素子の電気特性を向上することがで
きる。さらに金属配線の断線をきわめて有効に防止する
ことができ、優れた信頼性を有する半導体装置を提供す
ることが可能となる。
【図１】（ａ）〜（ｆ）は本発明の一実施例における半
導体装置の製造方法を示す工程断面図
導体装置の製造方法を示す工程断面図
【図２】同実施例および従来例の半導体装置の電気特性
を比較した特性図
を比較した特性図
【図３】（ａ）〜（ｆ）は従来の半導体装置の製造方法
を示す工程断面図
を示す工程断面図
７ 第１の誘電体膜 ８ 第２の誘電体膜 ９ 薄膜 １０ 容量絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 明浩 大阪府高槻市幸町１番１号 松下電子工業 株式会社内
Claims (5)
- 【請求項１】 半導体装置に内蔵されるべき容量素子
の、誘電体からなる容量絶縁膜を、第１の誘電体膜を形
成した後に、前記第１の誘電体膜の表面における凸部と
凹部との段差以上の厚さを有する第２の誘電体膜を前記
第１の誘電体膜の上面に形成し、さらに、前記第２の誘
電体膜の上面にこの第２の誘電体膜の被エッチング速度
と同等の被エッチング速度を有する薄膜をその表面を平
坦化して形成し、前記薄膜の全部と前記第２の誘電体膜
の一部とを同時にエッチング除去して第２の誘電体膜の
表面を平滑な面とすることによって形成することを特徴
とする半導体装置の製造方法。 - 【請求項２】 第１の誘電体膜または第２の誘電体膜が
高誘電率を有する誘電体または強誘電体よりなる請求項
１記載の半導体装置の製造方法。 - 【請求項３】 薄膜が高誘電率を有する誘電体または強
誘電体よりなる請求項１または２記載の半導体装置の製
造方法。 - 【請求項４】 エッチング工程において、ハロゲンガス
によるドライエッチング法を用いることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項５】 エッチング工程において、酸性の液体に
よるウエットエッチング法を用いることを特徴とする請
求項１記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178523A JPH0936308A (ja) | 1995-07-14 | 1995-07-14 | 半導体装置の製造方法 |
| CN96107139A CN1082719C (zh) | 1995-07-14 | 1996-06-27 | 半导体器件的制造方法 |
| EP96111081A EP0753889A3 (en) | 1995-07-14 | 1996-07-10 | Semiconductor device manufacturing method |
| US08/678,291 US5795794A (en) | 1995-07-14 | 1996-07-11 | Method for forming a semiconductor device having a capacitor |
| KR1019960027874A KR100237666B1 (ko) | 1995-07-14 | 1996-07-11 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178523A JPH0936308A (ja) | 1995-07-14 | 1995-07-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936308A true JPH0936308A (ja) | 1997-02-07 |
Family
ID=16049968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7178523A Pending JPH0936308A (ja) | 1995-07-14 | 1995-07-14 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5795794A (ja) |
| EP (1) | EP0753889A3 (ja) |
| JP (1) | JPH0936308A (ja) |
| KR (1) | KR100237666B1 (ja) |
| CN (1) | CN1082719C (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726485A (en) * | 1996-03-13 | 1998-03-10 | Micron Technology, Inc. | Capacitor for a semiconductor device |
| KR100200488B1 (ko) * | 1996-10-14 | 1999-06-15 | 윤종용 | 박막저항을 갖는 반도체 장치의 제조 방법 |
| US6090656A (en) * | 1998-05-08 | 2000-07-18 | Lsi Logic | Linear capacitor and process for making same |
| JP3415487B2 (ja) * | 1999-06-14 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | 半導体素子の製造方法 |
| JP2005523692A (ja) | 2002-04-26 | 2005-08-11 | アボット・ラボラトリーズ | 生物学的検定において磁性粒子を処理するための構造体および方法 |
| JP3801158B2 (ja) * | 2002-11-19 | 2006-07-26 | セイコーエプソン株式会社 | 多層配線基板の製造方法、多層配線基板、電子デバイス及び電子機器 |
| US20060157792A1 (en) * | 2005-01-19 | 2006-07-20 | Kyocera Corporation | Laminated thin film capacitor and semiconductor apparatus |
| US9681559B2 (en) * | 2013-12-19 | 2017-06-13 | GM Global Technology Operations LLC | Thick film circuits with conductive components formed using different conductive elements and related methods |
| US20160086960A1 (en) * | 2014-09-22 | 2016-03-24 | Texas Instruments Incorporated | Low-Temperature Passivation of Ferroelectric Integrated Circuits for Enhanced Polarization Performance |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4027209A (en) * | 1975-10-02 | 1977-05-31 | Sprague Electric Company | Ceramic capacitor having a silver doped dielectric of (Pb,La)(Zr,Ti)O3 |
| US4545852A (en) * | 1984-06-20 | 1985-10-08 | Hewlett-Packard Company | Planarization of dielectric films on integrated circuits |
| JPH021154A (ja) * | 1988-03-28 | 1990-01-05 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0744176B2 (ja) * | 1989-08-30 | 1995-05-15 | 株式会社東芝 | プラズマアッシング方法 |
| JP2519569B2 (ja) * | 1990-04-27 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| DE69132811T2 (de) * | 1990-06-27 | 2002-04-04 | Fujitsu Ltd., Kawasaki | Verfahren zum herstellen eines integrierten halbleiterschaltkreises |
| US5081559A (en) * | 1991-02-28 | 1992-01-14 | Micron Technology, Inc. | Enclosed ferroelectric stacked capacitor |
| DE69205063T2 (de) * | 1991-05-16 | 1996-02-29 | Nippon Electric Co | Dünnschichtkondensator. |
| JP3130353B2 (ja) * | 1991-12-20 | 2001-01-31 | ローム株式会社 | 強誘電体膜を用いた装置の製造方法 |
| US5390072A (en) * | 1992-09-17 | 1995-02-14 | Research Foundation Of State University Of New York | Thin film capacitors |
| JP3033067B2 (ja) * | 1992-10-05 | 2000-04-17 | 富士ゼロックス株式会社 | 多層強誘電体導膜の製造方法 |
| JPH0777237B2 (ja) * | 1993-01-04 | 1995-08-16 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
-
1995
- 1995-07-14 JP JP7178523A patent/JPH0936308A/ja active Pending
-
1996
- 1996-06-27 CN CN96107139A patent/CN1082719C/zh not_active Expired - Fee Related
- 1996-07-10 EP EP96111081A patent/EP0753889A3/en not_active Withdrawn
- 1996-07-11 US US08/678,291 patent/US5795794A/en not_active Expired - Fee Related
- 1996-07-11 KR KR1019960027874A patent/KR100237666B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0753889A3 (en) | 1998-06-03 |
| KR100237666B1 (ko) | 2000-01-15 |
| CN1082719C (zh) | 2002-04-10 |
| CN1148263A (zh) | 1997-04-23 |
| US5795794A (en) | 1998-08-18 |
| EP0753889A2 (en) | 1997-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0168346B1 (ko) | 고유전율 재료를 이용한 커패시터 및 그 제조방법 | |
| KR100268643B1 (ko) | 용량소자 및 이것의 제조방법 | |
| US4882649A (en) | Nitride/oxide/nitride capacitor dielectric | |
| EP0575194B1 (en) | Method for semiconductor device having capacitor | |
| RU97118478A (ru) | Способ изготовления полупроводникового запоминающего устройства, имеющего самовыравненный контакт | |
| EP0893832A2 (en) | Semiconductor device including a capacitor device and method for fabricating the same | |
| JPH0936308A (ja) | 半導体装置の製造方法 | |
| KR100379197B1 (ko) | 스택형 캐패시터 및 그 제조 방법 | |
| KR100235938B1 (ko) | 반구형 실리콘 제조방법 | |
| US5801916A (en) | Pre-patterned contact fill capacitor for dielectric etch protection | |
| JP4261021B2 (ja) | 半導体装置及びその製造方法 | |
| US6531729B2 (en) | Semiconductor device and method for fabricating the same | |
| KR100587820B1 (ko) | 미세 전자 구조물 및 그 형성 방법 | |
| JPH07169854A (ja) | 半導体デバイスおよびその製造方法 | |
| JP3130299B2 (ja) | 容量素子およびその製造方法 | |
| JPH10340994A (ja) | 半導体装置の製造方法 | |
| JPH11261027A (ja) | 半導体装置およびその製造方法 | |
| KR100231597B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| JP3039425B2 (ja) | 容量素子及びその製造方法 | |
| JPH0652776B2 (ja) | 酸化物の側面壁のポリシリコンスペーサを利用した高抵抗負荷の製造方法 | |
| JPH0982914A (ja) | 半導体装置およびその製造方法 | |
| JPH0750394A (ja) | 半導体装置の製造方法 | |
| JP3302917B2 (ja) | 半導体装置の製造方法 | |
| KR100219565B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| JPH05235293A (ja) | 半導体記憶装置の製造方法 |