CN1082719C - 半导体器件的制造方法 - Google Patents
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Abstract
本发明涉及内含以高介电常数电介质或强电介质作为电容绝缘膜的电容元件的半导体器件制造方法，目的在于解决现有半导体器件内含的电容绝缘膜表面凹凸不平造成绝缘耐压低、电气特性误差大、配线断线问题，形成第一电介质膜后，在其上面沉积厚度超过其表面凸部与凹部落差的第二电介质膜，再在该第二电介质膜上面使其表面保持平整来沉积蚀刻速度与第二电介质膜蚀刻速度相等的薄膜，再同时蚀刻除去该薄膜全部和第二电介质膜的部分，使第二电介质膜表面成为平滑面，形成电容绝缘膜。
Description
本发明涉及一种半导体器件的制造方法，该半导体器件内含以高介电常数的电介质或强电介质作为电容绝缘膜的电容元件。
近年微型计算机等信息处理高速化和电器低耗电趋势推进过程中，民用电器功能进一步提高，所用半导体器件也迅速促进了其半导体元件的布线图版的细微化。随之造成电磁波噪声的电器所产生的额外辐射成大问题，作为减少这种额外辐射的措施，半导体集成电路等当中内含以高介电常数的电介质(以下简称高电介质)作为电容绝缘膜的大容量电容元件的技术受到关注。而且，随着动态RAM的高集成化，以高电介质替代现有硅氧化物或氮化物用作电容绝缘膜的技术正得到广泛研究。而且，以低工作电压、可高速写入读出的非易失RAM实用化为目的，盛行具有自发极化特性的强电介质膜的研究开发。
以下参照附图说明现有半导体器件制造方法。图3(a)-(f)是示意现有半导体器件制造工序的半导体器件剖面图，1是在形成有半导体集成电路的支持基板表面上所覆盖的层间绝缘膜，2是电容元件用的下电极，3是高电介质或强电介质(以下统称为电介质)所制成的电容绝缘膜，4是电容元件用的上电极，5是电容元件用的保护绝缘膜，6是金属布线。
先如图3(a)所示，在形成有半导体集成电路的支持基板表面所覆盖的层间绝缘膜1上形成电容元件用下电极2，接下来如图3(b)所示，在电容元件用下电极2的上面沉积构成电容绝缘膜3的电介质膜，然后如图3(c)所示，在含氧的气氛中烧结，使得电介质结晶。这时晶粒大小是直径约100nm。接着如图3(d)所示，在结晶的电容绝缘膜3上形成电容元件用上电极4。接下来如图3(e)所示用相同掩模对电容元件用上电极4和电容绝缘膜3有选择地蚀刻，再对电容元件用下电极有选择地蚀刻。接着如图3(f)所示整体形成电容元件用保护绝缘膜5，然后在电容元件用绝缘保护膜5上分别设置到达电容元件用下电极2的开口部和到达电容元件用上电极4的开口部，在该开口部分别配置金属布线6来形成电容元件。
但上述现有制造方法中，对于高电介质来说要得到足够高的介电常数，或对于强电介质来说要确保足够的自发极化量，电容绝缘膜3需要形成最低得有约100nm粒径的晶粒，就平均厚度约200nm大小的电容绝缘膜3而言，强电介质膜的晶粒大小与电容绝缘膜所需的厚度相比较，显得过大。因此，强电介质膜表面凹凸较大，用这种强电介质膜制作电容元件时，存在绝缘耐压较低，或是介电常数或自发极化量等电气特性产生较大误差，或是形成于电容绝缘膜3上的布线产生断线这种问题，进而有内含这类电容元件的半导体器件可靠性变低等问题。
本发明目的在于提供一种通过使电容绝缘膜平整来获得内含优异电气特性的电容元件的半导体器件，并且可以防止电容元件金属布线断线的半导体器件制造方法。
本发明方法是在形成第一电介质膜后，在第一电介质膜上面沉积厚度超过该第一电介质膜表面凸部与凹部落差的第二电介质，接着在该第二电介质膜上面使薄膜表面保持平整来沉积与第二电介质膜蚀刻速度同等蚀刻速度的薄膜，通过同时蚀刻除去该薄膜的全部和第二电介质膜的部分，形成具有平滑表面的第二电介质膜的电容绝缘膜。
再者，第一电介质膜或第二电介质膜或薄膜，采用具有高介电常数的电介质或强电介质，而且蚀刻工序采用靠卤素气体进行的干蚀刻法或酸性溶液进行的湿蚀刻法。
按照本发明，在第二电介质膜上面形成具有与第二电介质膜蚀刻速度相同蚀刻速度的薄膜，再将该薄膜的全部与第二电介质的部分同时蚀刻除去，因而可以使第一电介质膜和第二电介质膜构成的电容绝缘膜表面平整。可以通过此方法提高电容元件的绝缘耐压，还可以抑制介电常数、自发极化量等电气特性误差。此外，可以防止电容元件上布线断线，因而可以制造具有高可靠性的半导体器件。
图1(a)-(f)是示意本发明一实施例制造方法的半导体器件剖面图。
图2是将本发明实施例与现有例半导体器件电气特性对比的特性图。
图3(a)-(f)是示意现有制造方法的半导体器件剖面图。
参照图1、图2，并且与图3所示现有半导体器件相同部分用相同标号说明本发明一实施例。
图1(a)-(d)是本发明一实施例半导体器件制造方法的后级工序的半导体器件剖面图，在形成有半导体集成电路的支持基板表面所覆盖的层间绝缘膜1上面形成电容元件用下电极2、第一电介质膜7以前工序与图3(a)所示的现有工序相同。
另外图1中，8是由与第一电介质膜3相同的高电介质或强电介质制成的第二电介质膜，具有超过第一电介质膜7凸部和凹部落差的膜厚。9是与该第二电介质膜8蚀刻速度相同蚀刻速度的材料制成的薄膜，10是通过蚀刻将薄膜9全部和第二电介质膜8凸出的部分除去、其表面完全被平整、与第一电介质膜7成一体的电容绝缘膜。
接下来更详细说明其制造方法。首先如上所述，按与以往相同的方法，在做进了半导体集成电路的支持基板表面所覆盖的层间绝缘膜1上形成电容元件用下电极2，接着沉积第一电介质膜7，然后在含氧气氛中以约600-800℃温度烧结，使该电介质结晶。接下来，如图1(a)所示，用与第一电介质膜7相同的电介质材料在第一电介质膜7上沉积膜厚超过第一电介质膜7凸部与凹部落差的第二电介质膜8，与第一电介质膜7相同，在含氧气氛中以约600-800℃温度、但比第一电介质膜7烧结温度低的温度烧结、结晶。
将结晶后的第一电介质膜7的平均膜厚设定为200nm时，若从电介质晶粒大小约100nm来考虑，表面凸部与凹部的落差约为100nm。接下来如图1(b)所示，在第二电介质膜8上面沉积与第二电介质膜8蚀刻速度相同蚀刻速度的薄膜9。本实施例将高电介质或强电介质制成的材料用作薄膜9，但只要是蚀刻速度与第二电介质膜8蚀刻速度相同，也可以用别的材料。
薄膜9充填于第二电介质膜8表面的凹凸中，而且不需要进行热处理，因而其表面为完全的平滑面。接下来如图1(c)所示，在卤素气体中通过干蚀刻，同时蚀刻薄膜9全部和第二电介质8的凸部。也就是说，薄膜9与第二电介质膜8的蚀刻速度相同，因而进行蚀刻时薄膜9所具有的表面平整度即使是混有填入第二电介质膜8凸部与第二电介质膜8凹部的薄膜9面的蚀刻面，也总保持相同平整度，此外通过蚀刻除去第二电介质膜8直到第一电介质膜7凸部露出，可以获得充填于第一电介质膜7凸部与第一电介质膜7凹部的第二电介质膜8制成的、具有平整表面的电容绝缘膜10。
接下来如图1(d)所示，在电容绝缘膜10平整表面上形成电容元件上电极4。接下来如图1(e)所示，由相同掩膜对电容元件用上电极4和电容绝缘膜10进行有选择地蚀刻，接着对电容元件用下电极2进行有选择地蚀刻。接下来如图1(f)所示，整体形成电容元件用保护膜5，然后分别在电容元件用保护膜5上设置到达电容元件用下电极2的开口部和到达电容元件用上电极4的开口部，分别在开口部配置金属布线6，可以获得具有第一电介质膜7和第二电介质膜8制成的、表面平整的电容绝缘膜10的电容元件。
图2是本实施例和表面未平整的现有例电容元件其电气特性的对比图，由图可知，本实施例的电容元件与现有电容元件绝缘耐压相比，(VDD)可提高约10V，相对介电常数(εr)误差改善为0.3％以内，自发极化量(Pr)的误差改善为0.5％以内。而且消除表面凹凸所产生的落差，使得表面平整，还可以防止电容元件上所形成的金属配线6断线，因而就能得到具有优异可靠性的半导体器件。
另外，本实施例中是将高电介质或强电介质制成的电介质膜按第一电介质膜7与第二电介质膜8的结构来形成电容绝缘膜10的，但这是因为通过抑制第二电介质膜8晶粒成长来抑制电介质膜上面所产生的凹凸落差尽可能小，如能以适当手段控制规定烧结温度下电介质结晶时的结晶生长，使表面凹凸造成的落差减小，也可以只在第1电介质膜7制成后即制一次电介质膜以后直接进入薄膜9形成工序。
此外，本实施例是对蚀刻方法要用卤素气体的干蚀刻工艺来说明的，但即便采用利用酸性液体的湿蚀刻工艺，也可以获得相同效果。
Claims (5)
1.一种内含以电介质作为电容绝缘膜的电容元件的半导体器件制造方法，其特征在于，形成第一电介质膜后，在所述第一电介质膜上面沉积厚度超过该第一电介质膜表面凸部与凹部落差的第二电介质膜，然后在所述第二电介质膜上面使其表面保持平整来沉积蚀刻速度与该第二电介质膜蚀刻速度相同的薄膜，同时蚀刻除去所述薄膜全部与所述第二电介质膜的部分，使第二电介质膜表面成为平滑面，形成所述电容绝缘膜。
2.如权利要求1所述的半导体器件制造方法，其特征在于，第一电介质膜或第二电介质膜由高介电常数的电介质或强电介质制成。
3.如权利要求1或2所述的半导体器件制造方法，其特征在于，薄膜由高介电常数的电介质膜或强电介质膜制成。
4.如权利要求1所述的半导体器件制造方法，其特征在于，蚀刻工序采用利用卤素气体进行的干蚀刻法。
5.如权利要求1所述的半导体器件制造方法，其特征在于，蚀刻工序采用利用酸性液体进行的湿蚀刻法。
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: PANASONIC ELECTRIC EQUIPMENT INDUSTRIAL CO.,LTD. Free format text: FORMER OWNER: MATSUSHITA ELECTRONICS CORP. Effective date: 20010707 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20010707 Applicant after: Matsushita Electric Industrial Co., Ltd. Applicant before: Matsushita Electronics Corp. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |