JPH0777237B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0777237B2 JPH0777237B2 JP5014397A JP1439793A JPH0777237B2 JP H0777237 B2 JPH0777237 B2 JP H0777237B2 JP 5014397 A JP5014397 A JP 5014397A JP 1439793 A JP1439793 A JP 1439793A JP H0777237 B2 JPH0777237 B2 JP H0777237B2
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にスタックト容量型ダイナミック・ランダム・アクセ
スメモリ（ＤＲＡＭ）セルに関する。
特にスタックト容量型ダイナミック・ランダム・アクセ
スメモリ（ＤＲＡＭ）セルに関する。
【０００２】
【従来の技術】従来、ＤＲＡＭとしてスタックト容量型
ＤＲＡＭが提案されている。このＤＲＡＭは単位平面積
当たりのセル容量を大きくする上で有効であり、その一
例として特公平３−２０９０５号公報で提案されている
ようなＦＩＮ構造セルと呼ばれるものがある。図７及び
図８はそれぞれこのＦＩＮ構造スタックト容量型ＤＲＡ
Ｍセルのワード線，ビット線に垂直な方向の断面図であ
り、これを製造工程に従って説明する。先ず、各図
（ａ）のように、Ｐ型半導体基板２１上の素子分離領域
に公知の選択酸化技術を用いて約５００ｎｍの膜厚のフ
ィールド酸化膜２２を形成した後、素子領域にはトラン
ジスタの閾値電圧調節のために必要なイオン注入を行
う。続いて、全面に膜厚約１５ｎｍのゲート酸化膜２３
を成長し、更にこの上に膜厚約２５０ｎｍの多結晶シリ
コン膜を成長し、リン拡散により所望の層抵抗にした
後、フォトリソグラフィ技術を用いて所望のパターンに
エッチングすることによりゲート電極２４を得る。
ＤＲＡＭが提案されている。このＤＲＡＭは単位平面積
当たりのセル容量を大きくする上で有効であり、その一
例として特公平３−２０９０５号公報で提案されている
ようなＦＩＮ構造セルと呼ばれるものがある。図７及び
図８はそれぞれこのＦＩＮ構造スタックト容量型ＤＲＡ
Ｍセルのワード線，ビット線に垂直な方向の断面図であ
り、これを製造工程に従って説明する。先ず、各図
（ａ）のように、Ｐ型半導体基板２１上の素子分離領域
に公知の選択酸化技術を用いて約５００ｎｍの膜厚のフ
ィールド酸化膜２２を形成した後、素子領域にはトラン
ジスタの閾値電圧調節のために必要なイオン注入を行
う。続いて、全面に膜厚約１５ｎｍのゲート酸化膜２３
を成長し、更にこの上に膜厚約２５０ｎｍの多結晶シリ
コン膜を成長し、リン拡散により所望の層抵抗にした
後、フォトリソグラフィ技術を用いて所望のパターンに
エッチングすることによりゲート電極２４を得る。
【０００３】その後、拡散層に１０13ｃｍ-2程度の濃度
にリン（Ｐ）を注入し、熱処理を行うことによりＮ型拡
散層２５を形成する。その後、ＣＶＤ法により酸化膜
と、不純物としてボロン（Ｂ），リン（Ｐ）を含む酸化
膜（ＢＰＳＧ膜）から成る膜厚約３５０ｎｍの第１の層
間絶縁膜２６を形成する。この層間絶縁膜２６には、リ
ソグラフィ技術を用いて図外のビット線コンタクト等の
配線と拡散層、ゲート電極間のコンタクト孔を開孔した
後、膜厚約１５０ｎｍのタングステンシリサイドをスパ
ッタし、フォトリソグラフィ技術を用いて所望のパター
ニングを行いビット線３５を得る。更に、この上の全面
に約４００ｎｍのＢＰＳＧ膜を成長し、かつリフローし
て平坦化した後、膜厚約２０ｎｍの窒化シリコン膜３８
と，約１００ｎｍの酸化シリコン膜３６を成長した後、
フォトリソグラフィ技術を用いて電荷蓄積電極とＮ型拡
散層２５とのコンタクト孔３０を開孔する。その後、各
図（ｂ）に示すように、全面に膜厚約３００ｎｍの多結
晶シリコン膜を成長し、リン拡散により所望の層抵抗に
した後、電荷蓄積電極３１のパターニングを行なう。そ
の上で緩衝フッ酸を用いて酸化膜３６をエッチングする
ことにより、電荷蓄積電極３１の断面形状がＴ字状とな
る。
にリン（Ｐ）を注入し、熱処理を行うことによりＮ型拡
散層２５を形成する。その後、ＣＶＤ法により酸化膜
と、不純物としてボロン（Ｂ），リン（Ｐ）を含む酸化
膜（ＢＰＳＧ膜）から成る膜厚約３５０ｎｍの第１の層
間絶縁膜２６を形成する。この層間絶縁膜２６には、リ
ソグラフィ技術を用いて図外のビット線コンタクト等の
配線と拡散層、ゲート電極間のコンタクト孔を開孔した
後、膜厚約１５０ｎｍのタングステンシリサイドをスパ
ッタし、フォトリソグラフィ技術を用いて所望のパター
ニングを行いビット線３５を得る。更に、この上の全面
に約４００ｎｍのＢＰＳＧ膜を成長し、かつリフローし
て平坦化した後、膜厚約２０ｎｍの窒化シリコン膜３８
と，約１００ｎｍの酸化シリコン膜３６を成長した後、
フォトリソグラフィ技術を用いて電荷蓄積電極とＮ型拡
散層２５とのコンタクト孔３０を開孔する。その後、各
図（ｂ）に示すように、全面に膜厚約３００ｎｍの多結
晶シリコン膜を成長し、リン拡散により所望の層抵抗に
した後、電荷蓄積電極３１のパターニングを行なう。そ
の上で緩衝フッ酸を用いて酸化膜３６をエッチングする
ことにより、電荷蓄積電極３１の断面形状がＴ字状とな
る。
【０００４】しかる上で、各図（ｃ）のように、膜厚約
７０ｎｍの窒化シリコン膜を成長しスチーム雰囲気中で
表面を酸化し容量絶縁膜２９を形成した後、膜厚約１５
０ｎｍの多結晶シリコン膜を成長しリン拡散により所望
の層抵抗にした後、所望のパターンにパターニングして
容量対向電極２８を形成する。なお、その後、図示は省
略するが、容量対向電極２８上に層間絶縁膜を形成し、
金属配線とのコンタクト孔、金属配線を形成することに
より、ＦＩＮ構造スタックト容量型ＤＲＡＭセルが完成
する。このＦＩＮ構造スタックト容量型ＤＲＡＭセルで
は電荷蓄積電極３１の表面はもとより、Ｔ字型の下側面
である裏面も容量として用いることができる。したがっ
て、図７及び図８に示したようにビット線の上方の領域
を利用して電荷蓄積電極の平面積を拡大すれば、従来の
スタックト容量型ＤＲＡＭセルと比較すると単位セル面
積当たりのセル容量を約 1.5倍に大きくすることが可能
である。
７０ｎｍの窒化シリコン膜を成長しスチーム雰囲気中で
表面を酸化し容量絶縁膜２９を形成した後、膜厚約１５
０ｎｍの多結晶シリコン膜を成長しリン拡散により所望
の層抵抗にした後、所望のパターンにパターニングして
容量対向電極２８を形成する。なお、その後、図示は省
略するが、容量対向電極２８上に層間絶縁膜を形成し、
金属配線とのコンタクト孔、金属配線を形成することに
より、ＦＩＮ構造スタックト容量型ＤＲＡＭセルが完成
する。このＦＩＮ構造スタックト容量型ＤＲＡＭセルで
は電荷蓄積電極３１の表面はもとより、Ｔ字型の下側面
である裏面も容量として用いることができる。したがっ
て、図７及び図８に示したようにビット線の上方の領域
を利用して電荷蓄積電極の平面積を拡大すれば、従来の
スタックト容量型ＤＲＡＭセルと比較すると単位セル面
積当たりのセル容量を約 1.5倍に大きくすることが可能
である。
【０００５】
【発明が解決しようとする課題】この従来のＦＩＮ構造
スタックト容量型ＤＲＡＭセル構造では、その製造工程
の各図（ｂ）に示した途中工程で電荷蓄積電極３１の羽
根の部分をコンタクト内の多結晶シリコンで支持してい
るため、スピン乾燥，真空引き等の機械的衝撃で羽根の
部分が折れ易いという問題点があった。また、窒化シリ
コン膜３８が酸化シリコン膜３６と積層構造となってい
るためコンタクト孔３０を開孔した時、あるいは金属配
線のスパッタの前処理等で窒化膜が突出してしまい、金
属配線のカバレッジに悪影響を及ぼすことがある。更
に、各図（ｂ）の工程で電荷蓄積電極３１がコンタクト
孔に対して目ズレした場合には、図９に示すように電荷
蓄積電極３１の羽根が所望形状に形成されなくなると共
に、下層の層間絶縁膜２７がエッチングされてしまうこ
とがある等の問題がある。本発明の目的は、上述したよ
うな製造上の問題を解消することが可能なＦＩＮ構造ス
タックト容量型ＤＲＡＭセルを備える半導体記憶装置を
提供することにある。また、本発明の他の目的は、ＦＩ
Ｎ構造スタックト容量型ＤＲＡＭセルを備える半導体記
憶装置の製造方法を提供することにある。
スタックト容量型ＤＲＡＭセル構造では、その製造工程
の各図（ｂ）に示した途中工程で電荷蓄積電極３１の羽
根の部分をコンタクト内の多結晶シリコンで支持してい
るため、スピン乾燥，真空引き等の機械的衝撃で羽根の
部分が折れ易いという問題点があった。また、窒化シリ
コン膜３８が酸化シリコン膜３６と積層構造となってい
るためコンタクト孔３０を開孔した時、あるいは金属配
線のスパッタの前処理等で窒化膜が突出してしまい、金
属配線のカバレッジに悪影響を及ぼすことがある。更
に、各図（ｂ）の工程で電荷蓄積電極３１がコンタクト
孔に対して目ズレした場合には、図９に示すように電荷
蓄積電極３１の羽根が所望形状に形成されなくなると共
に、下層の層間絶縁膜２７がエッチングされてしまうこ
とがある等の問題がある。本発明の目的は、上述したよ
うな製造上の問題を解消することが可能なＦＩＮ構造ス
タックト容量型ＤＲＡＭセルを備える半導体記憶装置を
提供することにある。また、本発明の他の目的は、ＦＩ
Ｎ構造スタックト容量型ＤＲＡＭセルを備える半導体記
憶装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、スタックト容
量型ＤＲＡＭセルのスタックト型容量体を、転送トラン
ジスタ上の絶縁膜上に設けられ、その一部に凹部を有す
る第１の容量対向電極と、この容量対向電極の凹部内に
設けられて前記ソース領域に達するコンタクト孔と、前
記第１の容量対向電極及びコンタクト孔の表面に形成さ
れた第１の容量絶縁膜と、前記第１の容量対向電極の凹
部及びコンタクト孔内に埋設された電荷蓄積電極と、こ
の電荷蓄積電極の表面に形成された第２の容量絶縁膜
と、この第２の容量絶縁膜上に形成された第２の容量対
向電極とを備える構成とする。また、転送トランジスタ
はマトリックス状に平面配置され、第１の容量対向電極
の凹部は転送トランジスタに対応した枡目状に形成され
る。一方、本発明の製造方法は、半導体基板の表面にソ
ース・ドレイン領域を有する転送トランジスタを形成す
る工程と、このトランジスタ上に絶縁膜を形成する工程
と、この絶縁膜上に凹部を有する第１の容量対向電極を
形成する工程と、この第１の容量対向電極の凹部内に前
記ソース領域に達するコンタクト孔を開孔する工程と、
前記第１の容量対向電極及びコンタクト孔の表面に第１
の容量絶縁膜を形成する工程と、前記凹部及びコンタク
ト孔内に電荷蓄積電極を形成する工程と、前記電荷蓄積
電極表面に第２の容量絶縁膜を形成する工程と、この第
２の容量絶縁膜上に第２の容量対向電極を形成する工程
とを含む。
量型ＤＲＡＭセルのスタックト型容量体を、転送トラン
ジスタ上の絶縁膜上に設けられ、その一部に凹部を有す
る第１の容量対向電極と、この容量対向電極の凹部内に
設けられて前記ソース領域に達するコンタクト孔と、前
記第１の容量対向電極及びコンタクト孔の表面に形成さ
れた第１の容量絶縁膜と、前記第１の容量対向電極の凹
部及びコンタクト孔内に埋設された電荷蓄積電極と、こ
の電荷蓄積電極の表面に形成された第２の容量絶縁膜
と、この第２の容量絶縁膜上に形成された第２の容量対
向電極とを備える構成とする。また、転送トランジスタ
はマトリックス状に平面配置され、第１の容量対向電極
の凹部は転送トランジスタに対応した枡目状に形成され
る。一方、本発明の製造方法は、半導体基板の表面にソ
ース・ドレイン領域を有する転送トランジスタを形成す
る工程と、このトランジスタ上に絶縁膜を形成する工程
と、この絶縁膜上に凹部を有する第１の容量対向電極を
形成する工程と、この第１の容量対向電極の凹部内に前
記ソース領域に達するコンタクト孔を開孔する工程と、
前記第１の容量対向電極及びコンタクト孔の表面に第１
の容量絶縁膜を形成する工程と、前記凹部及びコンタク
ト孔内に電荷蓄積電極を形成する工程と、前記電荷蓄積
電極表面に第２の容量絶縁膜を形成する工程と、この第
２の容量絶縁膜上に第２の容量対向電極を形成する工程
とを含む。
【０００７】
【実施例】次に、本発明を図面を参照して説明する。図
１は本発明の一実施例を示す断面図であり、図１（ａ）
はワード線に垂直な断面図、図１（ｂ）は図１（ａ）の
Ａ−Ａ線に沿う断面図である。この図において、Ｐ型シ
リコン基板１にはフィールド酸化膜２で素子領域が画成
され、この素子領域にゲート酸化膜３及びワード線とし
てのゲート電極４が形成され、かつソース・ドレイン領
域としてのＮ型拡散層５が形成され、これにより転送ト
ランジスタが構成される。また、前記ゲート電極４上に
は第１の層間絶縁膜６が形成され、この上に所要パター
ンのビット線としてのタングステンシリサイド配線１５
が形成され、更にこの上に第２の層間絶縁膜７が形成さ
れる。この上に第１の容量対向電極８が形成され、この
容量対向電極８には枡目状に凹部が設けられ、かつその
一部には前記Ｎ型拡散層５に達するコンタクト孔１８が
開設される。そして、前記容量対向電極８とコンタクト
孔１８の表面に第１の容量絶縁膜９が形成される。更
に、前記凹部及びコンタクト孔１８の内部には電荷蓄積
電極１１が埋設され、かつこの電荷蓄積電極１１の一部
はコンタクト孔を通して前記Ｎ型拡散層５に導通され
る。更に、前記電荷蓄積電極１１の表面には第２の容量
絶縁膜１２が形成され、この上に第２の容量対向電極１
３が形成される。この第２の容量対向電極１３上には第
３の層間絶縁膜１４が形成される。
１は本発明の一実施例を示す断面図であり、図１（ａ）
はワード線に垂直な断面図、図１（ｂ）は図１（ａ）の
Ａ−Ａ線に沿う断面図である。この図において、Ｐ型シ
リコン基板１にはフィールド酸化膜２で素子領域が画成
され、この素子領域にゲート酸化膜３及びワード線とし
てのゲート電極４が形成され、かつソース・ドレイン領
域としてのＮ型拡散層５が形成され、これにより転送ト
ランジスタが構成される。また、前記ゲート電極４上に
は第１の層間絶縁膜６が形成され、この上に所要パター
ンのビット線としてのタングステンシリサイド配線１５
が形成され、更にこの上に第２の層間絶縁膜７が形成さ
れる。この上に第１の容量対向電極８が形成され、この
容量対向電極８には枡目状に凹部が設けられ、かつその
一部には前記Ｎ型拡散層５に達するコンタクト孔１８が
開設される。そして、前記容量対向電極８とコンタクト
孔１８の表面に第１の容量絶縁膜９が形成される。更
に、前記凹部及びコンタクト孔１８の内部には電荷蓄積
電極１１が埋設され、かつこの電荷蓄積電極１１の一部
はコンタクト孔を通して前記Ｎ型拡散層５に導通され
る。更に、前記電荷蓄積電極１１の表面には第２の容量
絶縁膜１２が形成され、この上に第２の容量対向電極１
３が形成される。この第２の容量対向電極１３上には第
３の層間絶縁膜１４が形成される。
【０００８】図２乃至図５は図１の半導体記憶装置製造
方法を工程順に示す図であり、図２及び図３はワード線
に垂直な断面図、図４及び図５はビット線に垂直な断面
図である。以下、図２乃至図５を参照してその製造方法
を説明する。先ず、図２（ａ）及び図４（ａ）のよう
に、Ｐ型シリコン基板１上の素子分離領域に公知の選択
酸化技術を用いて膜厚約５００ｎｍのフィールド酸化膜
２を形成し、素子領域にはトランジスタの閾値電圧調節
のために必要なイオン注入を行う。ついで、全面に膜厚
約１５ｎｍのゲート酸化膜３を形成した後、その上に膜
厚約２５０ｎｍの多結晶シリコン膜を成長し、リン拡散
により所望の層抵抗にした後フォトリソグラフィ技術を
用いて所望のパターンにエッチングすることによりゲー
ト電極４を得る。次に、拡散層に１０13ｃｍ-2程度のリ
ン（Ｐ）を注入し熱処理を行うことによりＮ型拡散層５
を形成する。その後、ＣＶＤ法により酸化膜及びＢＰＳ
Ｇ膜から成る膜厚約３５０ｎｍの第１の層間絶縁膜６を
形成する。そして、図示は省略するが、フォトリソグラ
フィ技術を用いてビット線コンタクト等のような配線や
拡散層とゲート電極間のコンタクト孔を開孔し膜厚約１
５０ｎｍのタングステンシリサイドをスパッタし、フォ
トリソグラフィ技術を用いて所望のパターンにエッチン
グすることでビット線１５を形成する。
方法を工程順に示す図であり、図２及び図３はワード線
に垂直な断面図、図４及び図５はビット線に垂直な断面
図である。以下、図２乃至図５を参照してその製造方法
を説明する。先ず、図２（ａ）及び図４（ａ）のよう
に、Ｐ型シリコン基板１上の素子分離領域に公知の選択
酸化技術を用いて膜厚約５００ｎｍのフィールド酸化膜
２を形成し、素子領域にはトランジスタの閾値電圧調節
のために必要なイオン注入を行う。ついで、全面に膜厚
約１５ｎｍのゲート酸化膜３を形成した後、その上に膜
厚約２５０ｎｍの多結晶シリコン膜を成長し、リン拡散
により所望の層抵抗にした後フォトリソグラフィ技術を
用いて所望のパターンにエッチングすることによりゲー
ト電極４を得る。次に、拡散層に１０13ｃｍ-2程度のリ
ン（Ｐ）を注入し熱処理を行うことによりＮ型拡散層５
を形成する。その後、ＣＶＤ法により酸化膜及びＢＰＳ
Ｇ膜から成る膜厚約３５０ｎｍの第１の層間絶縁膜６を
形成する。そして、図示は省略するが、フォトリソグラ
フィ技術を用いてビット線コンタクト等のような配線や
拡散層とゲート電極間のコンタクト孔を開孔し膜厚約１
５０ｎｍのタングステンシリサイドをスパッタし、フォ
トリソグラフィ技術を用いて所望のパターンにエッチン
グすることでビット線１５を形成する。
【０００９】次いで、図２（ｂ）及び図４（ｂ）のよう
に、全面に約４００ｎｍのＢＰＳＧ膜を成長し、これを
リフローして平坦化した後、膜厚約１５０ｎｍの多結晶
シリコン膜８ａ、膜厚約３５０ｎｍの酸化シリコン膜１
６を成長し所望のパターンにエッチングする。次に、図
２（ｃ）及び図４（ｃ）のように、全面に約４００ｎｍ
の多結晶シリコン膜を成長しエッチングバックすること
により、前記酸化シリコン膜１６の間隔に多結晶シリコ
ン膜を埋込み、その上でフッ酸を用いて酸化シリコン膜
１６を除去する。そして、この多結晶シリコン膜にリン
拡散をして所望の層抵抗にし第１の容量対向電極８を形
成する。
に、全面に約４００ｎｍのＢＰＳＧ膜を成長し、これを
リフローして平坦化した後、膜厚約１５０ｎｍの多結晶
シリコン膜８ａ、膜厚約３５０ｎｍの酸化シリコン膜１
６を成長し所望のパターンにエッチングする。次に、図
２（ｃ）及び図４（ｃ）のように、全面に約４００ｎｍ
の多結晶シリコン膜を成長しエッチングバックすること
により、前記酸化シリコン膜１６の間隔に多結晶シリコ
ン膜を埋込み、その上でフッ酸を用いて酸化シリコン膜
１６を除去する。そして、この多結晶シリコン膜にリン
拡散をして所望の層抵抗にし第１の容量対向電極８を形
成する。
【００１０】更に、図３（ａ）及び図５（ａ）のよう
に、全面に約７ｎｍの窒化シリコン膜９を成長し、かつ
この上にフォトレジスト１７を所望のパターンに加工
し、これをマスクに前記窒化シリコン膜９から下層の第
１の層間絶縁膜６までをエッチングすることによりコン
タクト孔１８を開孔する。次に、図３（ｂ）及び図５
（ｂ）のように、フォトレジスト１７を除去し、スチー
ム雰囲気中で熱処理することによりコンタクト孔側壁の
第１の容量対向電極８の側面とコンタクト孔の底面のＮ
型拡散層５の表面に酸化シリコン膜を成長する。この
時、多結晶シリコンの方がシリコン基板１の単結晶シリ
コンよりも酸化レートが大きいので、成長された酸化膜
を全面エッチングすることにより、シリコン基板１のＮ
型拡散層５表面の酸化シリコン膜のみ除去し、容量対向
電極８の側壁にのみ酸化シリコン膜１０を形成すること
ができる。
に、全面に約７ｎｍの窒化シリコン膜９を成長し、かつ
この上にフォトレジスト１７を所望のパターンに加工
し、これをマスクに前記窒化シリコン膜９から下層の第
１の層間絶縁膜６までをエッチングすることによりコン
タクト孔１８を開孔する。次に、図３（ｂ）及び図５
（ｂ）のように、フォトレジスト１７を除去し、スチー
ム雰囲気中で熱処理することによりコンタクト孔側壁の
第１の容量対向電極８の側面とコンタクト孔の底面のＮ
型拡散層５の表面に酸化シリコン膜を成長する。この
時、多結晶シリコンの方がシリコン基板１の単結晶シリ
コンよりも酸化レートが大きいので、成長された酸化膜
を全面エッチングすることにより、シリコン基板１のＮ
型拡散層５表面の酸化シリコン膜のみ除去し、容量対向
電極８の側壁にのみ酸化シリコン膜１０を形成すること
ができる。
【００１１】続いて、図３（ｃ）及び図５（ｃ）のよう
に、全面に約６００ｎｍの多結晶シリコン膜を成長し、
かつこれをエッチングバックすることにより、コンタク
ト孔１８と第１の容量対向電極８で形成された凹部に多
結晶シリコンを埋込み電荷蓄積電極１１を形成する。こ
の後、図１に示したように、膜厚約７ｎｍの窒化シリコ
ン膜を成長し、スチーム雰囲気で熱処理することにより
第２の容量絶縁膜１２を形成し、この上に膜厚約１５０
ｎｍの多結晶シリコン膜を成長しリン拡散により所望の
層抵抗にした後フォトリソグラフィ技術を用いて所望の
パターンにパターニングし第２の容量対向電極１３を形
成し、更にこの上に第３の層間絶縁膜１４を形成するこ
とで前記したＦＩＮ構造スタックト容量型ＤＲＡＭセル
が製造される。
に、全面に約６００ｎｍの多結晶シリコン膜を成長し、
かつこれをエッチングバックすることにより、コンタク
ト孔１８と第１の容量対向電極８で形成された凹部に多
結晶シリコンを埋込み電荷蓄積電極１１を形成する。こ
の後、図１に示したように、膜厚約７ｎｍの窒化シリコ
ン膜を成長し、スチーム雰囲気で熱処理することにより
第２の容量絶縁膜１２を形成し、この上に膜厚約１５０
ｎｍの多結晶シリコン膜を成長しリン拡散により所望の
層抵抗にした後フォトリソグラフィ技術を用いて所望の
パターンにパターニングし第２の容量対向電極１３を形
成し、更にこの上に第３の層間絶縁膜１４を形成するこ
とで前記したＦＩＮ構造スタックト容量型ＤＲＡＭセル
が製造される。
【００１２】したがって、この半導体記憶装置によれ
ば、ＦＩＮ構造をしたスタックト容量体によって小さい
平面面積で大きな容量を得ることができるのは勿論のこ
と、その製造に際しては、ＦＩＮ構造の電荷蓄積電極が
露呈された状態が存在することがないので、製造工程途
中において電荷蓄積電極が破損されることはない。ま
た、コンタクト孔の形成後に電荷蓄積電極を形成するの
で、従来技術で問題となった目ズレにより、下層の層間
絶縁膜がエッチングされるという問題を解消することで
きる。
ば、ＦＩＮ構造をしたスタックト容量体によって小さい
平面面積で大きな容量を得ることができるのは勿論のこ
と、その製造に際しては、ＦＩＮ構造の電荷蓄積電極が
露呈された状態が存在することがないので、製造工程途
中において電荷蓄積電極が破損されることはない。ま
た、コンタクト孔の形成後に電荷蓄積電極を形成するの
で、従来技術で問題となった目ズレにより、下層の層間
絶縁膜がエッチングされるという問題を解消することで
きる。
【００１３】図６は本発明の他の製造方法の一部の工程
図を示す。この図はワード線に垂直方向の断面図であ
る。先ず、図６（ａ）において、図２乃至図５に示した
製造工程と同様に第１の容量対向電極８を形成した後、
全面に約７ｎｍの窒化シリコン膜を成長し、スチーム雰
囲気中で熱処理することにより窒化膜表面に約１〜２ｎ
ｍの酸化シリコン膜を成長し、続いて膜厚約１００ｎｍ
の多結晶シリコン膜１１ａを成長する。続いて、フォト
リソグラフィ技術を用いてＮ型拡散層上にコンタクト孔
１８を開孔する。次に、図６（ｂ）のように、ＬＰＣＶ
Ｄ法を用いて約１００ｎｍの酸化シリコン膜を成長し、
全面をエッチングバックすることによりコンタクト孔の
側壁のみに酸化シリコン膜１９を形成する。その後、前
記実施例の製造工程と同様にして電荷蓄積電極１１、容
量絶縁膜１２、容量対向電極１３等を形成することによ
りＦＩＮ構造スタックト容量型ＤＲＡＭセルが製造され
る。
図を示す。この図はワード線に垂直方向の断面図であ
る。先ず、図６（ａ）において、図２乃至図５に示した
製造工程と同様に第１の容量対向電極８を形成した後、
全面に約７ｎｍの窒化シリコン膜を成長し、スチーム雰
囲気中で熱処理することにより窒化膜表面に約１〜２ｎ
ｍの酸化シリコン膜を成長し、続いて膜厚約１００ｎｍ
の多結晶シリコン膜１１ａを成長する。続いて、フォト
リソグラフィ技術を用いてＮ型拡散層上にコンタクト孔
１８を開孔する。次に、図６（ｂ）のように、ＬＰＣＶ
Ｄ法を用いて約１００ｎｍの酸化シリコン膜を成長し、
全面をエッチングバックすることによりコンタクト孔の
側壁のみに酸化シリコン膜１９を形成する。その後、前
記実施例の製造工程と同様にして電荷蓄積電極１１、容
量絶縁膜１２、容量対向電極１３等を形成することによ
りＦＩＮ構造スタックト容量型ＤＲＡＭセルが製造され
る。
【００１４】この実施例では、前記第１実施例の製造方
法と同様な効果を得ることができるとともに、第１の容
量絶縁膜９を多結晶シリコン膜１１ａで覆った状態でコ
ンタクト孔の開孔などの工程を行うので第１の容量絶縁
膜９へのダメージをなくすることができる効果も得られ
る。なお、第１の容量対向電極８と第２の容量対向電極
１３はセルアレイ以外の領域でアルミニウムで接続する
ことにより同電位にすることができる。
法と同様な効果を得ることができるとともに、第１の容
量絶縁膜９を多結晶シリコン膜１１ａで覆った状態でコ
ンタクト孔の開孔などの工程を行うので第１の容量絶縁
膜９へのダメージをなくすることができる効果も得られ
る。なお、第１の容量対向電極８と第２の容量対向電極
１３はセルアレイ以外の領域でアルミニウムで接続する
ことにより同電位にすることができる。
【００１５】
【発明の効果】以上説明したように本発明のスタックト
容量型ＤＲＡＭセルは、絶縁膜上に形成された第１の容
量対向電極の表面に凹部を設け、この凹部内に容量対向
電極を設け、更に、この容量対向電極上に第２の容量対
向電極を設けているので、微小なセルサイズで大きな容
量を実現することができる。また、本発明の製造方法
は、絶縁膜上に第１の容量対向電極を形成し、その凹部
にコンタクト孔を開孔した後に表面に第１の容量絶縁膜
を形成し、かつ前記凹部及びコンタクト孔に電荷蓄積電
極を形成し、この電荷蓄積電極の表面に第２の容量絶縁
膜を形成した上で第２の容量対向電極を形成しているの
で、電荷蓄積電極が破損されることがなく、しかも目ズ
レが生じた場合でも下層の絶縁膜がエッチングされてし
まうことがなく、安定したスタックト容量型ＤＲＡＭセ
ルを製造することができる効果がある。
容量型ＤＲＡＭセルは、絶縁膜上に形成された第１の容
量対向電極の表面に凹部を設け、この凹部内に容量対向
電極を設け、更に、この容量対向電極上に第２の容量対
向電極を設けているので、微小なセルサイズで大きな容
量を実現することができる。また、本発明の製造方法
は、絶縁膜上に第１の容量対向電極を形成し、その凹部
にコンタクト孔を開孔した後に表面に第１の容量絶縁膜
を形成し、かつ前記凹部及びコンタクト孔に電荷蓄積電
極を形成し、この電荷蓄積電極の表面に第２の容量絶縁
膜を形成した上で第２の容量対向電極を形成しているの
で、電荷蓄積電極が破損されることがなく、しかも目ズ
レが生じた場合でも下層の絶縁膜がエッチングされてし
まうことがなく、安定したスタックト容量型ＤＲＡＭセ
ルを製造することができる効果がある。
【図１】本発明の実施例の構造を示し、（ａ）はワード
線と垂直な方向の断面図、（ｂ）はそのＡ−Ａ線に沿う
断面図である。
線と垂直な方向の断面図、（ｂ）はそのＡ−Ａ線に沿う
断面図である。
【図２】本発明の製造方法を工程順に示す断面図であ
り、ワード線と垂直な方向の断面図のその１である。
り、ワード線と垂直な方向の断面図のその１である。
【図３】本発明の製造方法を工程順に示す断面図であ
り、ワード線と垂直な方向の断面図のその２である。
り、ワード線と垂直な方向の断面図のその２である。
【図４】本発明の製造方法を工程順に示す断面図であ
り、ビット線と垂直な方向の断面図のその１である。
り、ビット線と垂直な方向の断面図のその１である。
【図５】本発明の製造方法を工程順に示す断面図であ
り、ビット線と垂直な方向の断面図のその２である。
り、ビット線と垂直な方向の断面図のその２である。
【図６】本発明の他の製造方法を示す工程一部のワード
線と垂直な方向の断面図である。
線と垂直な方向の断面図である。
【図７】従来の製造方法を工程順に示す断面図であり、
ワード線と垂直な方向の断面図である。
ワード線と垂直な方向の断面図である。
【図８】従来の製造方法を工程順に示す断面図であり、
ビット線と垂直な方向の断面図である。
ビット線と垂直な方向の断面図である。
【図９】従来構造及び従来製造方法の問題点を説明する
ためのワード線と垂直な方向の断面図である。
ためのワード線と垂直な方向の断面図である。
１ Ｐ型シリコン基板 ４ ゲート電極（ワード線） ５ Ｎ型拡散層 ８ 第１の容量対向電極 ９ 第１の容量絶縁膜 １１ 電荷蓄積電極 １２ 第２の容量絶縁膜 １３ 第２の容量対向電極 １５ ビット線 １８ コンタクト孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/04 Ｃ
Claims (3)
- 【請求項１】 半導体基板の表面に形成されたソース・
ドレイン領域を有する転送トランジスタと、この転送ト
ランジスタのソース領域に接続され前記半導体基板の絶
縁膜上に設けられたスタックト型容量体とで構成された
記憶セルを含む半導体記憶装置において、前記スタック
ト型容量体は前記トランジスタ上の絶縁膜上に設けら
れ、その一部に凹部を有する第１の容量対向電極と、こ
の第１の容量対向電極の凹部内に設けられて前記ソース
領域に達するコンタクト孔と、前記第１の容量対向電極
及びコンタクト孔の表面に形成された第１の容量絶縁膜
と、前記第１の容量対向電極の凹部及びコンタクト孔内
に埋設された電荷蓄積電極と、この電荷蓄積電極の表面
に形成された第２の容量絶縁膜と、この第２の容量絶縁
膜上に形成された第２の容量対向電極とを備えることを
特徴とする半導体記憶装置。 - 【請求項２】 前記転送トランジスタはマトリックス状
に平面配置され、前記第１の容量対向電極の凹部は前記
転送トランジスタに対応した枡目状に形成される請求項
１の半導体記憶装置。 - 【請求項３】 半導体基板の表面にソース・ドレイン領
域を有する転送トランジスタを形成する工程と、このト
ランジスタ上に絶縁膜を形成する工程と、この絶縁膜上
に凹部を有する第１の容量対向電極を形成する工程と、
この第１の容量対向電極の凹部内に前記ソース領域に達
するコンタクト孔を開孔する工程と、前記第１の容量対
向電極及びコンタクト孔の表面に第１の容量絶縁膜を形
成する工程と、前記凹部及びコンタクト孔内に電荷蓄積
電極を形成する工程と、前記電荷蓄積電極表面に第２の
容量絶縁膜を形成する工程と、この第２の容量絶縁膜上
に第２の容量対向電極を形成する工程とを含むことを特
徴とする半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5014397A JPH0777237B2 (ja) | 1993-01-04 | 1993-01-04 | 半導体記憶装置及びその製造方法 |
| US08/176,467 US5383152A (en) | 1993-01-04 | 1994-01-03 | Semiconductor memory device and its fabrication method |
| KR1019940000063A KR0120933B1 (ko) | 1993-01-04 | 1994-01-04 | 반도체 메모리 장치 및 그 제조 방법 |
| US08/277,015 US5403766A (en) | 1993-01-04 | 1994-07-19 | Method for fabricating a semiconductor memory device having stacked capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5014397A JPH0777237B2 (ja) | 1993-01-04 | 1993-01-04 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204427A JPH06204427A (ja) | 1994-07-22 |
| JPH0777237B2 true JPH0777237B2 (ja) | 1995-08-16 |
Family
ID=11859919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5014397A Expired - Lifetime JPH0777237B2 (ja) | 1993-01-04 | 1993-01-04 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5383152A (ja) |
| JP (1) | JPH0777237B2 (ja) |
| KR (1) | KR0120933B1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525534A (en) * | 1992-03-13 | 1996-06-11 | Fujitsu Limited | Method of producing a semiconductor device using a reticle having a polygonal shaped hole |
| KR960016486B1 (ko) * | 1993-08-31 | 1996-12-12 | 현대전자산업 주식회사 | 디램 캐패시터 및 그 제조방법 |
| US5543346A (en) * | 1993-08-31 | 1996-08-06 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating a dynamic random access memory stacked capacitor |
| KR950021644A (ko) * | 1993-12-31 | 1995-07-26 | 김주용 | 반도체 기억장치 및 그 제조방법 |
| US6744091B1 (en) * | 1995-01-31 | 2004-06-01 | Fujitsu Limited | Semiconductor storage device with self-aligned opening and method for fabricating the same |
| JP3135483B2 (ja) * | 1995-06-22 | 2001-02-13 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
| JPH0936308A (ja) * | 1995-07-14 | 1997-02-07 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JP3853406B2 (ja) * | 1995-10-27 | 2006-12-06 | エルピーダメモリ株式会社 | 半導体集積回路装置及び当該装置の製造方法 |
| US5567640A (en) * | 1996-01-11 | 1996-10-22 | Vanguard International Semiconductor Corporation | Method for fabricating T-shaped capacitors in DRAM cells |
| US5552334A (en) * | 1996-01-22 | 1996-09-03 | Vanguard International Semiconductor Company | Method for fabricating a Y-shaped capacitor in a DRAM cell |
| DE19640211A1 (de) * | 1996-09-30 | 1998-04-02 | Siemens Ag | Verfahren zur Herstellung barrierenfreier Halbleiterspeicheranordnungen |
| US5677223A (en) * | 1996-10-07 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method for manufacturing a DRAM with reduced cell area |
| JP3277135B2 (ja) * | 1997-02-20 | 2002-04-22 | ニチハ株式会社 | 圧締養生を要する堆積物の生産システム |
| US5879985A (en) * | 1997-03-26 | 1999-03-09 | International Business Machines Corporation | Crown capacitor using a tapered etch of a damascene lower electrode |
| US5903493A (en) * | 1997-09-17 | 1999-05-11 | Lucent Technologies Inc. | Metal to metal capacitor apparatus and method for making |
| TW354426B (en) * | 1997-11-14 | 1999-03-11 | United Microelectronics Corp | Method for manufacturing a DRAM capacitor |
| US6008085A (en) * | 1998-04-01 | 1999-12-28 | Vanguard International Semiconductor Corporation | Design and a novel process for formation of DRAM bit line and capacitor node contacts |
| KR100308622B1 (ko) * | 1999-04-12 | 2001-11-01 | 윤종용 | 디램 셀 캐패시터 및 제조 방법 |
| DE10040811A1 (de) * | 2000-08-21 | 2002-03-14 | Infineon Technologies Ag | Monolithisch integrierbare Induktivität |
| JP4545133B2 (ja) * | 2006-11-09 | 2010-09-15 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| US11101291B2 (en) * | 2020-07-15 | 2021-08-24 | Ferroelectric Memory Gmbh | Memory cell arrangement and methods thereof |
| US11309034B2 (en) | 2020-07-15 | 2022-04-19 | Ferroelectric Memory Gmbh | Memory cell arrangement and methods thereof |
| CN114582873B (zh) * | 2022-05-06 | 2022-07-26 | 长鑫存储技术有限公司 | 一种电容器结构及其制备方法、半导体结构及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294870A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | 不揮発性半導体記憶装置 |
| US5235199A (en) * | 1988-03-25 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor memory with pad electrode and bit line under stacked capacitor |
| JPH0320905A (ja) * | 1989-06-16 | 1991-01-29 | Toshiba Electric Appliance Co Ltd | 回転式照明器具 |
| US5236859A (en) * | 1990-06-05 | 1993-08-17 | Samsung Electronics Co., Ltd. | Method of making stacked-capacitor for a dram cell same |
| US5326714A (en) * | 1993-07-22 | 1994-07-05 | Taiwan Semiconductor Manufacturing Company | Method of making a fully used tub DRAM cell |
-
1993
- 1993-01-04 JP JP5014397A patent/JPH0777237B2/ja not_active Expired - Lifetime
-
1994
- 1994-01-03 US US08/176,467 patent/US5383152A/en not_active Expired - Lifetime
- 1994-01-04 KR KR1019940000063A patent/KR0120933B1/ko not_active IP Right Cessation
- 1994-07-19 US US08/277,015 patent/US5403766A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06204427A (ja) | 1994-07-22 |
| US5383152A (en) | 1995-01-17 |
| KR0120933B1 (ko) | 1997-10-27 |
| US5403766A (en) | 1995-04-04 |
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