JP3317736B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP3317736B2 JP05218193A JP5218193A JP3317736B2 JP 3317736 B2 JP3317736 B2 JP 3317736B2 JP 05218193 A JP05218193 A JP 05218193A JP 5218193 A JP5218193 A JP 5218193A JP 3317736 B2 JP3317736 B2 JP 3317736B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置、特にDRA
M(Dynamic Random Acess Me
mory)のメモリセル部のキャパシタ構造および形成
方法に関するものである。
【0002】
【従来の技術】従来、DRAMのメモリセルの構造の1
つとしてスタックト・キャパシタ構造があった。集積度
が上がるにつれ、スタックト・キャパシタ構造もFin
と呼ばれる(魚のひれに似た形状からこの名称が使われ
る)より蓄積容量が得られる構造が用いられるようにな
った。図5にその構造を示し、以下に製造工程の概略を
説明する。尚、本発明にかかわる工程についてのみ記載
し前後の工程は省略する。
【0003】図5の如く、P型(100)シリコン基板
(以下、単に基板と称す)上1にフィールド酸化膜2、
ゲート電極(ワード線であり、第1ポリシリコン)3、
+拡散層4、第1層間絶縁膜5が形成されている構造
において、後述する犠牲酸化膜20除去工程でエッチン
グのストッパー膜となるストッパーSiN膜7を減圧C
VD(Chemical Vapour Deposi
tion)法により100〜500Å程度層間膜5上に
成長させる。その後、犠牲酸化膜(例えばNSG、PS
G、HTO)20(後で除去するので図では点線で示し
てある)をCVD法により1000〜3000Å程度成
長させる。次に犠牲酸化膜20、ストッパーSiN膜
7、層間絶縁膜5を通常のホトリソグラフィ.エッチン
グ技術を用い、選択的にエッチングしてレジスト除去
後、6の如くコンタクト用の開口部を設ける。続いて第
2PolySi(ポリシリコン)8を全面に1000〜
5000Å程度CVD法により成長させる。次にこの第
2PolySi8にAs+ もしくはP+ を5E15〜2
E16cm-2程度イオン注入法、もしくはPOCl3
拡散源にしてリンを拡散し不純物を導入し導電性を持た
せる(Doped PolySiを用いても良い)。次
にイオン注入法を用いて不純物を導入した場合には、ア
ニールと呼ばれる熱処理(800〜1000℃N2 雰囲
気)を施して活性化を図る。その後、この熱処理にて第
2PolySi8上に成長した酸化膜をHF系溶液によ
り除去した後に、この第2PolySi8を通常のホト
リソグラフィ・エッチング技術を用い選択的にエッチン
グを行った後レジストを除去する。その後、Fin構造
のひさしを作るために、犠牲酸化膜20をHF系溶液に
より除去する。この時、犠牲酸化膜20は必要とされる
容量によっては全てを除去する必要はない。続いて、C
VD法を用いシリコン窒化膜(Si3 4 )(通称Cs
SiN膜と称するので、以下この用語も用いる)13を
50〜100Å程度全面に成長させる。続いて、酸化雰
囲気でアニールを行いシリコン窒化膜13上に薄い酸化
膜を成長させる(図示せず)。次に全面に第3Poly
Si9をCVD法により1000〜3000Å程度成長
させる。この第3PolySi9にPOCl3 を拡散源
にしてリンを拡散させ導電性をもたせる。次に、この第
3PolySi9を通常のホトリソグラフィ・エッチン
グ技術を用いて選択的にエッチングを行う。尚、この
際、エッチングを被むる部位の第3PolySi9下の
薄い酸化膜、シリコン窒化膜13もエッチングされる。
以上の工程により第2PolySi8、第3PolyS
i9、およびこの両者にはさまれた薄い酸化膜、シリコ
ン窒化膜13を構成要素としてキャパシタが形成され
る。
【0004】その後、本発明に直接関係しないが、前記
までの構造の上に、第2層間SiO2 10をCVD法に
より(例えばBPSG)3000〜6000Å程度成長
させ、その後、高温処理でフローを行い、通常のホトリ
ソ・エッチング技術を用いてビットコンタクト11を形
成する。そして、ビット線12をポリサイド(Poly
Si/WSiX )WSiX 単層等で形成し、図5のよう
な構造を得る。
【0005】
【発明が解決しようとする課題】しかしながら、上記作
成方法において、Fin構造を有するキャパシタを形成
しようとすると、第2PolySiの下側(Fin構造
におけるひさしの部位、図5の拡大図参照)における
A、BではC部に比較して膜質が劣る(膜厚が薄くなる
Finのエッジ部でのリーク電流増加)ことがたびたび
みられる。シリコン窒化膜を厚くすれば回避できるが、
全体的に厚くすれば、極端な容量低下を生じ、回路の誤
動作やソフトエラーを招くという欠点があった。
【0006】この発明は、前述したFin構造の第2P
olySiの下側でシリコン窒化膜の膜質が劣り、リー
ク電流の増大、信頼性低下を招くという欠点を防ぐため
に、Fin構造を有したキャパシタ構造として、シリコ
ン窒化膜を2度形成(デポジション)することで、第2
PolySiの下側のみでシリコン窒化膜を厚くし、F
in構造におけるキャパシタのリーク特性、信頼性向上
させることを可能にした半導体装置およびその形成方法
を提供することを目的とする。
【0007】
【課題を解決するための手段】この発明は前記目的達成
のため、半導体素子の製造方法、特にDRAMのFin
構造の第2〜第3PolySi間の絶縁膜形成におい
て、シリコン窒化膜を2回に分けて形成させることで、
第2PolySi下のシリコン窒化膜を厚くするように
し、キャパシタの信頼性を飛躍的に増大させるようにし
たものである。又、必要とされる蓄積容量に余裕がある
場合はシリコン窒化膜でサイドウォールをFin構造の
支柱部に形成させることで更なるキャパシタの信頼性を
増大させるようにした。
【0008】
【作用】前述したように本発明は、Fin構造を有する
キャパシタにおいて、第2PolySi下のCsSiN
膜のみを厚くできるため、Fin構造において問題とな
るリーク電流の増大、信頼性の低下に対して大きな改善
が期待できる。又、第2PolySi下のCsSiN膜
の膜厚を自由に制御できるため、個々のデバイスに必要
とされる容量、信頼性に対して比較的自由に対応でき
る。
【0009】
【実施例】図1(a)〜(e)は本発明の第1の実施例
であり、本発明にかかわる工程についてのみ記載し、前
後の工程は省略する。又、従来例の図5と同一の機能を
有する部分には同一の符号を付与する。
【0010】まず、図1(a)に示すように、P型シリ
コン(100)基板(以下、単に基板と称す)1上にフ
ィールド酸化膜2、ゲート電極(ワード線であり、材料
は第1ポリシリコン)3、N+ 拡散層4、第1層間絶縁
膜5が形成されている従来同様の構造において、後述す
る犠牲酸化膜100除去工程で、エッチングのストッパ
ー膜となるストッパーSiN膜7を減圧CVD法により
100〜500Å程度成長させる。その後、犠牲絶縁膜
として酸化膜(例えば、NSG、PSG、HTO)10
0をCVD法(減圧、常圧どちらでもよい)により、1
000〜3000Å程度成長させる。次に、第1の絶縁
膜としてシリコン窒化膜(1stCsSiN膜)101
をCVD法により30〜100Å程度形成する。その
後、第1PolySi(導電膜)102を500〜20
00Å程度CVD法により形成することで図1(a)の
構造を得る。
【0011】次に、図1(b)のように、通常のホトリ
ソグラフィ・エッチング技術を用い選択的にエッチング
してレジスト除去後、6の如くセルコンタクト用の開孔
部を設ける。続いて、第2PolySi103を500
〜2000Å程度CVD法により成長させる。次に第1
PolySi102と第2PolySi103にAs+
もしくはP+ を5E15〜2E16cm-2程度イオン注
入法、もしくはPOCl3 を拡散源にしてリンを拡散し
て不純物を導入し導電性を持たせる(102,103と
もにDoped PolySiを用いてもよい)。次
に、イオン注入法を用いて不純物を導入した場合は、ア
ニールと呼ばれる熱処理(800〜1000℃N2 雰囲
気)を施して活性化を図る。その後、この熱処理にて第
2PolySi103上に成長した酸化膜をHF系溶液
を用いて除去し、図1(b)の構造を得る。
【0012】次に、図1(c)のように通常のホトリソ
・エッチング技術を用いて第2PolySi103、第
1PolySi102、1stCsSiN101及び犠
牲SiO100を選択的にエッチングしてレジスト除
去する。そしてHF系溶液を用いてFin構造のひさし
を作るために犠牲酸化膜100を完全に除去する。以上
の工程をて図1(c)の構造を得る。
【0013】即ち、Fin構造のひさしの下に厚いCs
SiN膜101が形成された構造となる。
【0014】次に、図1(d)のように、全面にCVD
法により2ndCsSiN膜104を50〜100Å程
度成長させ、続いて酸化雰囲気でアニールを行い、該第
2シリコン窒化膜104に薄い酸化膜を形成する(図示
せず)。
【0015】次に、図1(e)のように、全面に第3P
olySi9をCVD法により1000〜3000Å程
度成長させ、この第3PolySi9を通常のホトリソ
・エッチング技術を用いて選択的にエッチングを行う。
尚、この際、エッチングを被むる部位のストッパーSi
N膜7上の薄い酸化膜、シリコン窒化膜もエッチングさ
れる。
【0016】その後、従来同様、第2層間絶縁膜10を
CVD法により(例えばBPSG)3000〜6000
Å程度成長させ、その後、高温処理でフローを行い、通
常のホトリソ・エッチング技術を用いてビットコンタク
ト11を形成し、ビット線12をポリサイド(Poly
Si/WSiX )WSiX 単層等で形成し図1(e)の
構造を得る。
【0017】図2(a)〜(e)は本発明の第2の実施
例であり、本発明にかかわる工程についてのみ記載し、
前後の工程は省略する。又、図5と同一の機能を有する
ものには同一の符号を付与する。
【0018】まず、図2(a)に示すように、第1の実
施例同様、基板1上にフィールド酸化膜2、ワード線
(第1ポリシリコン)3、N+ 拡散層4、第1層間絶縁
膜5が形成されている構造において、後述する犠牲酸化
膜100除去工程で、エッチングのストッパー膜となる
ストッパーSiN膜7を減圧CVD法により100〜5
00Å程度成長させる。その後、犠牲酸化膜100をC
VD法により、1000〜3000Å程度成長させる。
次に、1stシリコン窒化膜101をCVD法により3
0〜100Å程度形成する。その後第1PolySi1
02を500〜2000Å程度CVD法により形成する
ことで図2(a)の構造を得る。
【0019】次に、図2(b)のように、ホトリソグラ
フィ・エッチング技術を用い選択的にエッチングしてレ
ジスト除去後、6の如くセルコンタクト用の開孔部を設
ける。続いて、第2PolySi103を500〜20
00Å程度CVD法により成長させる。次に、第1Po
lySi102と第2PolySi103にAs+ もし
くはP+ を5E15〜2E16cm-2程度イオン注入
法、もしくはPOCl3を拡散源にしてリンを拡散して
不純物を導入し導電性を持たせる。
【0020】次に、イオン注入法を用いて不純物を導入
した場合は、アニールと呼ばれる熱処理(800〜10
00℃N2 雰囲気)を施して活性化を図る。その後、こ
の熱処理にて第2PolySi103上に成長した酸化
膜をHF系溶液を用いて除去し、図2(b)の構造を得
る。ここまでは第1の実施例と同様である。
【0021】次に、図2(c)のように、通常のホトリ
ソ・エッチング技術を用いて第2PolySi103、
第1PolySi102、1stCsSiN101及び
犠牲SiO2 100を選択的にエッチングしてレジスト
除去する。そしてHF系溶液を用いてFin構造のひさ
しを作るために犠牲酸化膜100を除去するが、この
時、犠牲酸化膜100を全て除去せずに残す。以上の工
程を得て図2(c)のようにFin構造の下に犠牲酸化
膜100が残っている構造を得る。
【0022】その後は第1の実施例同様、全面にCVD
法により2ndCsSiN膜104を50〜100Å程
度成長させる。続いて酸化雰囲気でアニールを行い、シ
リコン窒化膜104に薄い酸化膜を形成する(図示せ
ず)。
【0023】次に、全面に第3PolySi9をCVD
法により1000〜3000Å程度成長させ、通常のホ
トリソ・エッチング技術を用いて選択的にエッチングを
行う。尚、この際、エッチングを被むる部位のストッパ
ーSiN膜7上の薄い酸化膜、シリコン窒化膜もエッチ
ングされる。
【0024】その後も第1の実施例同様、第2層間絶縁
膜10をCVD法により3000〜6000Å程度成長
させ、その後、高温処理でフローを行い通常のホトリソ
・エッチング技術を用いてビットコンタクト11を形成
し、ビット線12をポリサイド等で形成し図2(e)構
造を得る。
【0025】図3(a)〜(d)は本発明の第3の実施
例であり、本発明にかかわる工程についてのみ記載し前
後の工程は省略する。又、図5と同一の機能を有するも
のには同一の符号を付与する。
【0026】まず、図3(a)に示すように、第1の実
施例同様、基板1上にフィールド酸化膜2、ワード線
(第1ポリシリコン)3、N+ 拡散層4、第1層間絶縁
膜5が形成されている構造において、後述する犠牲酸化
膜100除去工程で、エッチングのストッパー膜となる
ストッパーSiN膜7を減圧CVD法により100〜5
00Å程度成長させる。その後、犠牲酸化膜100をC
VD法により、1000〜3000Å程度成長させる。
次に1stシリコン窒化膜101をCVD法により30
〜100Å程度形成する。その後、第1PolySi1
02を500〜2000Å程度CVD法により形成する
ことで図3(a)の構造を得る。
【0027】次に、図3(b)のように、通常のホトリ
ソグラフィ・エッチング技術を用い選択的にエッチング
してレジスト除去後6の如くセルコンタクト用の開孔部
を設ける。ここまでは第1の実施例同じである。次
に、セルコンタクト6の側壁にサイドウォールを設ける
ために、第の窒化シリコン膜(3rdCsSiN膜)
105をCVD法により100〜1000Å程度成長さ
せる。次に、通常のエッチング技術を用いて、セルコン
タクト6の側壁の1stCsSiN膜101のラインよ
り上側まで第窒化シリコン膜105を残すようにす
る。続いて第2PolySi103を500〜2000
Å程度CVD法により成長させる。次に第1PolyS
i102と第2PolySi103を500〜2000
Å程度CVD法により成長させる。次に、第1Poly
Si102と第2PolySi103にAsもしくは
を5E15〜2E16cm−2程度イオン注入法
もしくはPOClを拡散源にしてリンを拡散して不純
物を導入し導電性をもたせる。
【0028】次にイオン注入法を用いて不純物を導入し
た場合は、アニールと呼ばれる熱処理(800〜100
0℃N2 雰囲気)を施して活性化を図る。その後、この
熱処理にて第2PolySi103上に成長した酸化膜
をHF系溶液を用いて除去し、図3(b)の構造を得
る。次に通常のホトリソ・エッチング技術を用いて第2
PolySi103、第1PolySi102、1st
CsSiN101及び犠牲SiO2 100を選択的にエ
ッチングしてレジスト除去する。そして、HF系溶液を
用いてFin構造のひさしを作るために犠牲酸化膜10
0を完全に除去する。
【0029】次に図3(c)のように、全面にCVD法
により2nd(第2)CsSiN膜104を50〜10
0Å程度成長させる。続いて酸化雰囲気でアニールを行
い、第のシリコン窒化膜104に薄い酸化膜を形成す
る(図示せず)。
【0030】次に、図3(d)のように第1の実施例同
様、全面に第3PolySi9をCVD法により100
0〜3000Å程度成長させる。この第3PolySi
9を通常のホトリソ・エッチング技術を用いて選択的に
エッチングを行う。尚、この際、エッチングを被むる部
位のストッパーSiN膜上の薄い酸化膜、シリコン窒化
膜もエッチングされる。その後も第1、第2の実施例同
様、第2層間絶縁膜10、ビットコンタクト11、ビッ
ト線12を形成する。
【0031】図4(a)〜(d)は本発明の第4の実施
例であり、本発明にかかわる工程についてのみ記載し前
後の工程は省略する。又、図5と同一の機能を有するも
のには同一の符号を付与する。
【0032】まず、図4(a)に示すように、第1ない
し第3の実施例同様、後述する犠牲酸化膜100除去工
程において、エッチングのストッパー膜となるストッパ
ーSiN膜7を減圧CVD法により100〜500Å程
度成長させる。その後、犠牲酸化膜100をCVD法に
より、1000〜3000Å程度成長させる。次に1s
tシリコン窒化膜101をCVD法により30〜100
Å程度形成する。その後、第1PolySi102を5
00〜2000Å程度CVD法により形成することで図
4(a)の構造を得る。
【0033】次に、図4(b)のように、第3の実施例
同様、通常のホトリソグラフィ・エッチング技術を用い
選択的にエッチングしてレジスト除去後6の如くセルコ
ンタクト用の開孔部を設ける。次に、セルコンタクト6
の側壁にサイドウォールを設けるために、窒化シリコン
膜105をCVD法により100〜1000Å程度成長
させる。次に通常のエッチング技術を用いてセルコンタ
クト6の側壁の1stCsSiN膜101のラインより
上側まで窒化シリコン膜105を残すようにする。続い
て第2PolySi103を500〜2000Å程度C
VD法により成長させる。次に第1PolySi102
と第2PolySi103を500〜2000Å程度C
VD法により成長させる。次に第1PolySi102
と第2PolySi103にAs+ もしくはP+ を5E
15〜2E16cm-2程度イオン注入法もしくはPOC
3 を拡散源にしてリンを拡散して不純物を導入し導電
性を持たせる。
【0034】次にイオン注入法を用いて不純物を導入し
た場合は、アニールと呼ばれる熱処理(800〜100
0℃N2 雰囲気)を施して活性化を図る。その後、この
熱処理にて第2PolySi103上に成長した酸化膜
をHF系溶液を用いて除去し、図4(b)の構造を得
る。
【0035】次に図4(c)のように、通常のホトリソ
・エッチング技術を用いて第2PolySi103、第
1PolySi102、1stCsSiN101及び犠
牲SiO2 100を選択的にエッチングしてレジスト除
去する。そしてHF系溶液を用いてFin構造のひさし
を作るために犠牲酸化膜100を除去する。この時、犠
牲酸化膜100を全て除去せずに残す。つまり、前記ひ
さし下に犠牲酸化膜100が残る構造とする。
【0036】次に第3の実施例同様、前面にCVD法に
より2ndCsSiN膜104を50〜100Å程度成
長させる。続いて酸化雰囲気でアニールを行い、シリコ
ン窒化膜104に薄い酸化膜を形成する(図示せず)。
【0037】次に図4(d)のように、第3の実施例同
様、全面に第3PolySi9をCVD法により100
0〜3000Å程度成長させる。
【0038】以降の工程は前記第3の実施例と同じであ
るので、説明は省略する。
【0039】
【発明の効果】以上、詳細に説明したように、この発明
によればFin構造を有するキャパシタ部において、F
in構造のひさし部をポリシリコン(第1PolyS
i)下のCsSiN膜を厚くできるため、Fin構造に
おいて問題となる従来のリーク電流の増大、信頼性の低
下に対して大きな改善が期待できる。又、前記ポリシリ
コン下のCsSiN膜の膜厚を自由に制御できるため、
個々のデバイスに必要とされる容量、信頼性に対して比
較的自由に対応できる。
【0040】また、第3、第4の実施例のように、前記
ポリシリコン(Fin構造のひさし)下に犠牲酸化膜を
残すことは、Fin構造の強度を強くする効果と、前記
ひさし下のエッジ部が緩和され、その後の膜形成がし易
くなる効果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施例
【図2】本発明の第2の実施例
【図3】本発明の第3の実施例
【図4】本発明の第4の実施例
【図5】従来例
【符号の説明】
7 ストッパーSiN膜 100 犠牲酸化膜 101 1stCsSiN膜 102 第1PolySi膜 103 第2PolySi膜 104 2ndCsSiN膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−340763(JP,A) 特開 平4−93066(JP,A) 特開 平4−85866(JP,A) 特開 平2−257670(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8242 H01L 27/108

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 (a)半導体基板上に、後工程での犠牲
    絶縁膜形成のストッパーとなるストッパー膜を形成し、
    その上に犠牲絶縁膜、第1絶縁膜、第1導電膜を順次形
    成し、その積層膜の所定領域に開口部を形成する工程、 (b)前記構造全面に第2導電膜を形成し、前記第1絶
    縁膜、犠牲絶縁膜、第1導電膜とともにFin構造とす
    るためのパターニングを行う工程、 (c)前記第2導電膜の下部に前記第1絶縁膜及び第1
    導電膜を残して前記犠牲絶縁膜を除去する工程、 (d)前記構造の第2導電膜上に第2絶縁膜を形成し、
    その上に第3導電膜を形成するとともに、前記第2導電
    膜と第3導電膜とで前記第1絶縁膜と第1導電膜とを挟
    むように前記第2導電膜の下部に第3導電膜を設ける工
    程、 以上の工程を含むことを特徴とする半導体装置の製造方
    法。
  2. 【請求項2】 前記(c)の項の工程において、前記犠
    牲絶縁膜を完全に除去せずに一部残すようにしたことを
    特徴とする請求項1記載の半導体装置の製造方法。
  3. 【請求項3】 (a)半導体基板上に、後工程での犠牲
    絶縁膜形成のストッパーとなるストッパー膜を形成し、
    その上に犠牲絶縁膜、第1絶縁膜、第1導電膜を順次形
    成し、その積層膜の所定領域に開口部を形成する工程、 (b)前記開口部側壁に絶縁膜のサイドウォールを形成
    する工程、 (c)前記構造全面に第2導電膜を形成し、前記第1絶
    縁膜、犠牲絶縁膜、第1導電膜とともにFin構造とす
    るためのパターニングを行う工程、 (d)前記第2導電膜の下部に前記第1絶縁膜及び第1
    導電膜を残して前記犠牲絶縁膜を除去する工程、 (e)前記構造の第2導電膜上に第2絶縁膜を形成し、
    その上に第3導電膜を形成するとともに、前記第2導電
    膜と第3導電膜とで前記第1絶縁膜と第1導電膜とを挟
    むように前記第2導電膜の下部に第3導電膜を設ける工
    程、 以上の工程を含むことを特徴とする半導体装置の製造方
    法。
  4. 【請求項4】 前記(d)項の工程において、前記犠牲
    絶縁膜を完全に除去せずに一部残すようにしたことを特
    徴とする請求項3記載の半導体装置の製造方法。
  5. 【請求項5】 Fin構造のキャパシタを有するメモリ
    セル部を有する半導体装置の前記メモリセル部の構造と
    して、前記Fin構造のキャパシタのひさし部の下部に
    設けられた第1絶縁膜と、該ひさし部と該第1の絶縁膜
    とに挟まれた第1の導電膜と、前記Fin構造のキャパ
    シタのひさし部の上部に前記第1絶縁膜とは別個に設け
    られた第2の絶縁膜と、前記第1絶縁膜下及び前記第2
    絶縁膜上に延在して設けられた第2の導電膜とを備えた
    ことを特徴とする半導体装置。
  6. 【請求項6】 前記Fin構造のキャパシタは、前記ひ
    さし部を除く一部が、第3の絶縁膜に設けられたコンタ
    クトホール内に配置され、該コンタクトホールの側壁に
    絶縁膜が存在していることを特徴とする請求項5記載の
    半導体装置。
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