JPS6138867B2 - - Google Patents
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- JPS6138867B2 JPS6138867B2 JP54097654A JP9765479A JPS6138867B2 JP S6138867 B2 JPS6138867 B2 JP S6138867B2 JP 54097654 A JP54097654 A JP 54097654A JP 9765479 A JP9765479 A JP 9765479A JP S6138867 B2 JPS6138867 B2 JP S6138867B2
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- Japan
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- oxide film
- silicon substrate
- polycrystalline silicon
- silicon layer
- capacitor
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- Expired
Links
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- 239000000758 substrate Substances 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は１トランジスタ１キヤパシタ型メモ
リ・セルのうち、ハイシーラム（Hi−Ｃ
RAM）・セルと呼ばれている新形のメモリ・セル
の製造方法に関する。
リ・セルのうち、ハイシーラム（Hi−Ｃ
RAM）・セルと呼ばれている新形のメモリ・セル
の製造方法に関する。
１トランジスタ１キヤパシタ型メモリ・セルは
ダイナミツク・メモリ・セルの中で最も簡単な回
路構成であるため高集積化に最適とされている。
ダイナミツク・メモリ・セルの中で最も簡単な回
路構成であるため高集積化に最適とされている。
この様なメモリ・セルにおいて、最近に従来の
メモリセルと比べて２倍程度の容量をもち、しか
もリーク電流が少ないという好特性をもつたHi
−Ｃ RAMセルが発表された。
メモリセルと比べて２倍程度の容量をもち、しか
もリーク電流が少ないという好特性をもつたHi
−Ｃ RAMセルが発表された。
このメモリ・セルはこの様なすぐれた特性をも
つているので、更に小型化して高集積化すること
が可能であり、また従来と同様の大きさに形成す
るとリフレツシユ・タイムを従来より長くするこ
とができるし、デジタル信号値を大きくして信頼
性を良くすることもできる。
つているので、更に小型化して高集積化すること
が可能であり、また従来と同様の大きさに形成す
るとリフレツシユ・タイムを従来より長くするこ
とができるし、デジタル信号値を大きくして信頼
性を良くすることもできる。
ところで、その製造方法は集積度を上げるため
にセルフ・アライン方式がとり入れられている
が、次に説明するような問題を含んでいる。
にセルフ・アライン方式がとり入れられている
が、次に説明するような問題を含んでいる。
第１図にこの様なHi−Ｃ RAMセルの構造の
一実施例と問題部分を図示しており、１はキヤパ
シタ電極、２はゲート電極で、WLはワードライ
ン、BLはビツトラインである。本構造の特色は
キヤパシタ電極１の下部のＰ型シリコン基板表面
に高濃度のP+型領域３と高濃度のN+型領域４と
を設けていることであり、そうすることによつて
空乏層を減少させてキヤパシタ容量を大きくする
ことができるものである。
一実施例と問題部分を図示しており、１はキヤパ
シタ電極、２はゲート電極で、WLはワードライ
ン、BLはビツトラインである。本構造の特色は
キヤパシタ電極１の下部のＰ型シリコン基板表面
に高濃度のP+型領域３と高濃度のN+型領域４と
を設けていることであり、そうすることによつて
空乏層を減少させてキヤパシタ容量を大きくする
ことができるものである。
しかしながら、このP+型領域３とN+型領域４
とを形成するには、キヤパシタ電極領域の同一の
窓から、これらの不純物を拡散または注入するセ
ルフ・アライン方式を用いるために、MOSトラ
ンジスタのゲート領域にもP+領域部分Ａが自然
と形成され、これがバリヤーとなつて閾値などの
トランジスタ特性を悪くする厄介な問題を生ず
る。本発明は高集積化に利点のあるセルフ・アラ
イン方式をそのまま用いて、かつ上記のバリヤー
をなくすることを目的とした製造方法を提案する
ものである。
とを形成するには、キヤパシタ電極領域の同一の
窓から、これらの不純物を拡散または注入するセ
ルフ・アライン方式を用いるために、MOSトラ
ンジスタのゲート領域にもP+領域部分Ａが自然
と形成され、これがバリヤーとなつて閾値などの
トランジスタ特性を悪くする厄介な問題を生ず
る。本発明は高集積化に利点のあるセルフ・アラ
イン方式をそのまま用いて、かつ上記のバリヤー
をなくすることを目的とした製造方法を提案する
ものである。
本発明の特徴はシリコン基板上にフイールド酸
化膜とキヤパシタ用酸化膜とを形成せる後、シリ
コン基板と同一導電型の不純物を含んだ多結晶シ
リコン層を被着し、該多結晶シリコン層上に酸化
膜を形成する工程、次いでフオト・レジスト膜を
被覆パターンニングせる後、未被覆部分であるキ
ヤパシタ電極領域のシリコン基板に該シリコン基
板とは反対導電型の不純物をイオン注入する工
程、次いでドライオツクス・プロ弗酸ガスを用い
てフオト・レジスト膜下の酸化膜を除去する工
程、次いでキヤパシタ電極領域のみ多結晶シリコ
ン層を残存せしめ、高温熱処理してキヤパシタ電
極下のシリコン基板に多結晶シリコン層に含まれ
る基板と同一伝導型の不純物を拡散させる工程を
含むことにある。
化膜とキヤパシタ用酸化膜とを形成せる後、シリ
コン基板と同一導電型の不純物を含んだ多結晶シ
リコン層を被着し、該多結晶シリコン層上に酸化
膜を形成する工程、次いでフオト・レジスト膜を
被覆パターンニングせる後、未被覆部分であるキ
ヤパシタ電極領域のシリコン基板に該シリコン基
板とは反対導電型の不純物をイオン注入する工
程、次いでドライオツクス・プロ弗酸ガスを用い
てフオト・レジスト膜下の酸化膜を除去する工
程、次いでキヤパシタ電極領域のみ多結晶シリコ
ン層を残存せしめ、高温熱処理してキヤパシタ電
極下のシリコン基板に多結晶シリコン層に含まれ
る基板と同一伝導型の不純物を拡散させる工程を
含むことにある。
以下、本発明を実施例により図面を参照して説
明する。
明する。
第２図ないし第７図にキヤパシタ領域の工程順
断面図を示しており、先づ第２図に示す様に周知
のプラノツクス法によりＰ型シリコン基板５上の
セル形成領域に窒化膜をパターンニングして、酸
化雰囲気中で高温熱処理することによりフイール
ド酸化膜６を生成し、次いで窒化膜をエツチング
除去して、セル形成領域にキヤパシタ用絶縁膜と
なるべき酸化膜７を同じく高温熱処理して生成せ
しめる。
断面図を示しており、先づ第２図に示す様に周知
のプラノツクス法によりＰ型シリコン基板５上の
セル形成領域に窒化膜をパターンニングして、酸
化雰囲気中で高温熱処理することによりフイール
ド酸化膜６を生成し、次いで窒化膜をエツチング
除去して、セル形成領域にキヤパシタ用絶縁膜と
なるべき酸化膜７を同じく高温熱処理して生成せ
しめる。
次に第３図に示す様に全面に多結晶シリコン層
８をCVD法によつて被着させ、次いで酸化雰囲
気中で高温熱処理して多結晶シリコン層８の表面
に酸化膜９を生成させる。上記の多結晶シリコン
層８にはＰ形不純物である硼素を同時に被着させ
て含有させておくが、その他にＮ型不純物を含有
させてもかまわない。そして酸化膜７と多結晶シ
リコン層８とその表面の酸化膜９との合計の全膜
厚は2000〜2500Åとなる様にする。
８をCVD法によつて被着させ、次いで酸化雰囲
気中で高温熱処理して多結晶シリコン層８の表面
に酸化膜９を生成させる。上記の多結晶シリコン
層８にはＰ形不純物である硼素を同時に被着させ
て含有させておくが、その他にＮ型不純物を含有
させてもかまわない。そして酸化膜７と多結晶シ
リコン層８とその表面の酸化膜９との合計の全膜
厚は2000〜2500Åとなる様にする。
次に第４図に示す様に公知のフオトプロセスを
用いてキヤパシタ電極となる領域以外をフオト・
レジスト膜１０で被覆し、キヤパシタ電極領域上
面より砒素をイオン注入する。そうすると酸化膜
９と多結晶シリコン層８とキヤパシタ用酸化膜７
とを通り抜けてシリコン基板５にＮ型不純物であ
る砒素が注入され、N+型領域１１がうすく形成
される。イオンの注入条件は、例えば加速電圧が
400KeV、ドーズ量1013／cm2程度である。
用いてキヤパシタ電極となる領域以外をフオト・
レジスト膜１０で被覆し、キヤパシタ電極領域上
面より砒素をイオン注入する。そうすると酸化膜
９と多結晶シリコン層８とキヤパシタ用酸化膜７
とを通り抜けてシリコン基板５にＮ型不純物であ
る砒素が注入され、N+型領域１１がうすく形成
される。イオンの注入条件は、例えば加速電圧が
400KeV、ドーズ量1013／cm2程度である。
次に第５図に示す様にドライオツクス（Dry
OX）プロセスを用いてフオトレジスト膜の下の
酸化膜９をエツチングする。Dry OXプロセスは
最近開発されたエツチング方法で、シリコン基板
の温度を150〜200℃として、数Torrの弗酸ガス
にさらすとレジスト膜下の酸化膜のみがエツチン
グ除去されるというものである。このエツチング
で酸化膜９が多少サイドエツチングされてもかま
わない。
OX）プロセスを用いてフオトレジスト膜の下の
酸化膜９をエツチングする。Dry OXプロセスは
最近開発されたエツチング方法で、シリコン基板
の温度を150〜200℃として、数Torrの弗酸ガス
にさらすとレジスト膜下の酸化膜のみがエツチン
グ除去されるというものである。このエツチング
で酸化膜９が多少サイドエツチングされてもかま
わない。
次にフオトレジスト膜除去後第６図に示す様に
キヤパシタ電極領域上の酸化膜９をマスクとし
て、他の多結晶シリコン層をエツチング除去し
て、キヤパシタ電極のみの多結晶シリコン層８を
残存させる。エツチングの際には、むしろキヤパ
シタ電極用多結晶シリコン層８の側面ＢはＮ 型
領域１１の端より0.5〜1.5μｍ程度のサイド・エ
ツチングが生じるようにする。
キヤパシタ電極領域上の酸化膜９をマスクとし
て、他の多結晶シリコン層をエツチング除去し
て、キヤパシタ電極のみの多結晶シリコン層８を
残存させる。エツチングの際には、むしろキヤパ
シタ電極用多結晶シリコン層８の側面ＢはＮ 型
領域１１の端より0.5〜1.5μｍ程度のサイド・エ
ツチングが生じるようにする。
次に第７図に示す様に水素を含む雰囲気で高温
熱処理を施し、キヤパシタ電極用多結晶シリコン
層８中に含有されている硼素をキヤパシタ用酸化
膜７を通してシリコン基板５中に拡散させN+型
領域１１を通り越してP+型領域１２を形成す
る。これは酸化膜中の硼素の拡散係数は水素雰囲
気のもとでは100倍以上大きくなること シリコ
ン中の砒素と砒素の拡散係数の差によるもので、
N+型領域は精々1000〜2000Å程度の深さしか形
成しない。この様にするとキヤパシタ電極面積は
N+型領域１１より狭くなるのでMOSトランジス
タのゲート領域部分１３ではP+型領域１２がN+
型領域１１をこえて形成されることはなくなるの
で、バリヤとなることはない。
熱処理を施し、キヤパシタ電極用多結晶シリコン
層８中に含有されている硼素をキヤパシタ用酸化
膜７を通してシリコン基板５中に拡散させN+型
領域１１を通り越してP+型領域１２を形成す
る。これは酸化膜中の硼素の拡散係数は水素雰囲
気のもとでは100倍以上大きくなること シリコ
ン中の砒素と砒素の拡散係数の差によるもので、
N+型領域は精々1000〜2000Å程度の深さしか形
成しない。この様にするとキヤパシタ電極面積は
N+型領域１１より狭くなるのでMOSトランジス
タのゲート領域部分１３ではP+型領域１２がN+
型領域１１をこえて形成されることはなくなるの
で、バリヤとなることはない。
以下の工程は公知の方法にて、ゲート酸化膜、
ゲート電極など絶縁膜を介在させながら形成すれ
ばよい。
ゲート電極など絶縁膜を介在させながら形成すれ
ばよい。
以上は一実施例の説明であるが、この様に本発
明はダイナミツク・メモリ・セルの内電気的特性
のよいHi−Ｃ RAMセルの製造方法の問題点を
解決せしめる方法であり、該メモリ・セルの特性
改善に大きく貢献するものである。
明はダイナミツク・メモリ・セルの内電気的特性
のよいHi−Ｃ RAMセルの製造方法の問題点を
解決せしめる方法であり、該メモリ・セルの特性
改善に大きく貢献するものである。
第１図は従来のダイナミツク・メモリ・セルの
内、Hi−Ｃ RAMセルの問題点を示す図で、第
２図ないし第７図は本発明の製造工程順図であ
る。図において、５はシリコン基板、６はフイー
ルド酸化膜、７はキヤパシタ用酸化膜、８は多結
晶シリコン層、９はその上面の酸化膜、１０はフ
オトレジスト膜、１１はN+型領域、１２はP+型
領域を示す。
内、Hi−Ｃ RAMセルの問題点を示す図で、第
２図ないし第７図は本発明の製造工程順図であ
る。図において、５はシリコン基板、６はフイー
ルド酸化膜、７はキヤパシタ用酸化膜、８は多結
晶シリコン層、９はその上面の酸化膜、１０はフ
オトレジスト膜、１１はN+型領域、１２はP+型
領域を示す。
Claims (1)
- １ １トランジスタ１キヤパシタ型ダイナミツ
ク・メモリ・セルを製造するに際し、シリコン基
板上にフイールド酸化膜とキヤパシタ用酸化膜と
を形成せる後、シリコン基板と同一導電型の不純
物を含んだ多結晶シリコン層を被着し、該多結晶
シリコン層上に酸化膜を形成する工程、次いでフ
オトレジスト膜を被覆パターンニングせる後、未
被覆部分であるキヤパシタ電極領域のシリコン基
板に該シリコン基板とは反対導電型の不純物をイ
オン注入する工程、次いで加熱し弗酸ガスを用い
てフオト・レジスト膜下の酸化膜を除去する工
程、次いでキヤパシタ電極領域のみ多結晶シリコ
ン層を残存せしめ、高温熱処理してキヤパシタ電
極下のシリコン基板に多結晶シリコン層に含まれ
る基板と同一伝導型の不純物を拡散させる工程を
含むことを特徴とするダイナミツク・メモリ・セ
ルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9765479A JPS5621361A (en) | 1979-07-31 | 1979-07-31 | Manufacture of dynamic memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9765479A JPS5621361A (en) | 1979-07-31 | 1979-07-31 | Manufacture of dynamic memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5621361A JPS5621361A (en) | 1981-02-27 |
| JPS6138867B2 true JPS6138867B2 (ja) | 1986-09-01 |
Family
ID=14198061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9765479A Granted JPS5621361A (en) | 1979-07-31 | 1979-07-31 | Manufacture of dynamic memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5621361A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843569A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 半導体装置の製造方法 |
| JP2721167B2 (ja) * | 1988-01-28 | 1998-03-04 | 株式会社東芝 | 半導体記憶装置 |
| JP2601647B2 (ja) * | 1996-06-17 | 1997-04-16 | 株式会社クボタ | コンバイン |
-
1979
- 1979-07-31 JP JP9765479A patent/JPS5621361A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5621361A (en) | 1981-02-27 |
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