JPH0715947B2 - Ｄｒａｍセルの製造方法 - Google Patents

Ｄｒａｍセルの製造方法

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JPH0715947B2
JPH0715947B2 JP63037681A JP3768188A JPH0715947B2 JP H0715947 B2 JPH0715947 B2 JP H0715947B2 JP 63037681 A JP63037681 A JP 63037681A JP 3768188 A JP3768188 A JP 3768188A JP H0715947 B2 JPH0715947 B2 JP H0715947B2
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Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はDRAM（Dynamic Random Access Memory）セルの
製造方法に関するもので、特に高容量のキャパシターを
持つ１トランジスター１キャパシターのDRAMセルの製造
方法に関するものである。
＜従来の技術＞ 高集積のDRAMにおいては１キャパシターと結合された１
トランジスターのメモリーセルが使用されている。この
ような１トランジスターセルのメモリーアレイ構成には
第１図に示したような折り返しビットライン（Folded b
it line）方式が採用されている。
第１図において、トランジスターＱはNMOSトランジスタ
ーであり、ビットラインＢは上記のトランジスターＱの
ドレインＤと接続され、ワードラインＷは上記のトラン
ジスターＱのゲートＧと接続され、上記のトランジスタ
ーＱのソースＳはストレイジキャパシターＣと接続さ
れ、上記のキャパシターＣの他の電極はシリコン基板に
接続される。
第２図は上記の第１図の回路図に対するレイアウトを図
示した平面図で、第１図のワードラインＷは第２図の第
２ポリシリコンストリップ50に対応し、ビットラインＢ
はアルミニウム等からなるメタルストリップ52に対応
し、54はストレイジキャパシター領域で第１ポリシリコ
ン領域であり、60はＮ型不純物をイオン注入して形成し
たN+ソース領域であり、このソース領域60はミニフィー
ルド酸化膜層58の下部の導伝層を通じて第１ポリシリコ
ンのストレイジキャパシター領域54の下部の導伝層と接
続される。一方、62はＮ型不純物をイオン注入して形成
したドレイン領域であり、56はゲート領域で、前述した
第２ポリシリコンストリップ50の下部にゲート酸化膜が
形成され、この酸化膜層の下部はチャネル層になり、ウ
インドー64はドレイン62とメタルストリップ52を接続す
るためのメタル−シリコンの接続部である。
従来は、上記のキャパシター領域の上部にオーバーラッ
プされたストレイジキャパシター領域54の表面の絶縁層
が形成されると同時にミニフィールド酸化膜層58が形成
されており、上記ストレイジキャパシターの電極になる
上記のストレイジキャパシター領域54の下部にあるシリ
コン基板表面の砒素イオン注入層の硅素が、ミニフィー
ルド酸化膜層の下部にあるシリコン基板の表面にサイド
拡散されることを利用して、トランジスターのソースと
キャパシターの電極になる硅素イオン注入層とを接続す
る方式が使用されて来た。
＜発明が解決しようとする課題＞ このような従来の方式においては砒素の拡散係数が低い
ので、ミニフィールド酸化膜層58を形成する時上記のシ
リコン基板表面にイオン注入された砒素がミニフィール
ド酸化膜層58とトランジスターのソース領域60との連結
点まで充分に拡散されない場合もあり、又、アウト拡散
（Out Diffusion）による砒素イオン濃度の減少により
キャパシターとトランジスターとの間が高抵抗となり、
DRAMの供給電圧Ｖccのマージンが減少し、リフレッシュ
タイムが急激に減少されて高速動作ができないという結
果になり、最悪の場合上記のキャパシターとトランジス
ターの接続が開放されて製造に失敗する場合も発生し
た。
また他の問題点は、半導体メモリー装置が高集積化され
て行く傾向にあるためセル面積が縮少されると共にセル
に蓄積される電荷量が減少されるので、メモリーチップ
の構成材料であるウラニウム系列物質から発生されるア
ルファ粒子により生成される少数キャリアーの蓄積領域
に充分な電荷量が集められ、キャパシターに記憶された
データ“1"が“0"に変えられるというソフトエラーが発
生する頻度が増加している。
又、アルファ粒子によって生成された少数キャリアーが
トランジスターのN+ドレイン領域62に移動してビットラ
インの電位が低下され、これに因って“0"のデータが
“1"として検出されるというソフトエラーが発生する頻
度もやはり増加する点である。
従って本発明の目的は、ミニフィールド酸化膜層が存在
してもストレイジキャパシターの電極とトランジスター
のソース領域とを円滑に連結し、又、ストレイジキャパ
シターの電極とトランジスターのソース領域との間の抵
抗値を減少させるDRAMセルの製造方法を提供することに
ある。
また本発明の他の目的は、高集積メモリーセルにおいて
も、アルファ粒子に因って生成される少数キャリアーの
蓄積に影響を受けない程高容量のキャパシターをもち、
又、その生成された少数キャリアーがビットラインで情
報検出に影響を及ぼさない構造を持つDRAMセルの製造方
法を提供することにある。
＜課題を解決するための手段＞ したがって、上記のような目的を達成するために本発明
では、次の各工程からなるDRAMセルの製造方法としたも
のである。
（イ）シリコン基板100の全面にシリコン酸化膜層10と
窒化シリコン層12を形成し、チャネルストップ領域15を
形成するため硼素をイオン注入する第１工程 （ロ）上記のチャネルストップ領域15の上部にセルとセ
ルの分離のためのフィールド酸化膜層16を形成する第２
工程 （ハ）ストレイジキャパシターの下部電極とトランジス
ターのソース領域を連結させるための燐イオン注入をす
る第３工程 （ニ）高容量のキャパシターを形成するためフィールド
酸化膜層16の縁の部分を希釈弗酸溶液でエッチングして
ストレイジキャパシター領域54を広げ、ストレイジキャ
パシター領域54の下部にアルファ粒子によって発生され
る少数キャリアーの集まりを防止する障壁形成のため硼
素22をイオン注入する第４工程 （ホ）上記のエッチングされているストレイジキャパシ
ター領域54の領域21に酸化膜23を成長させており、スト
レイジキャパシターの電極形成のため砒素イオンの注入
をする第５工程 （ヘ）上記の酸化膜23上にストレイジキャパシターの電
極形成のため第１ポリシリコン電極25を形成する第６工
程 （ト）上記の第１ポリシリコン電極25の上部に第２ポリ
シリコンとの絶縁を目的とする厚い酸化シリコン層27を
形成し、残存する窒化シリコン層12を全部除去してから
酸化膜の全面にスレッシュホールド電圧の調整のため不
純物をドーピングさせる第７工程 （チ）上記の酸化膜の上部にワードラインとトランジス
ターのゲート電極を形成するための第２ポリシリコン32
を形成し、トランジスターのソース35とドレイン36の領
域を形成する第８工程 （リ）保護膜層38を形成してからアルミニウムのビット
ライン42とトランジスターのドレイン36との接触のため
のウインドー39を形成し、上記のウインドー39を通じて
硼素イオンを注入してトランジスターのドレイン36の下
部に少数キャリアーに対する障壁40を形成する第９工程 （ヌ）上記の保護膜層38の上部にビットライン42を形成
する第10工程 ＜実 施 例＞ 以下、本発明の好適な実施例を第３図（Ａ）〜（Ｊ）を
参照して詳細に説明する。
第３図（Ａ）〜（Ｊ）図は第２図の図面中のａ−ａ線に
沿って切断した場合のDRAMセルの製造工程を表してい
る。
出発物質はＰ型単結晶のシリコン基板100で、不純物濃
度が７×1014〜３×1015/cm3であり、＜100＞結晶面を
持つ直径４インチ以上のウェーハを使用した。
第３図（Ａ）はシリコン基板100の表面に酸化膜と窒化
膜を形成し、チャネルストップ層を形成するためのイオ
ン注入をする工程を示す。先ず、Ｐ型シリコン基板100
を洗浄したのち熱酸化法により950〜1050℃の温度で全
表面に厚さ約150〜500Åのシリコン酸化膜層10を形成す
る。リアクトル（reactor）内のSiH2Cl2（Dichlorosila
ne）とアンモニア雰囲気で、上記の酸化膜層10の全面に
1000〜1500Å程度の厚さの窒化シリコン層12を形成し、
この窒化シリコン層12の上部にフォトレジスト層13を塗
布した後、厚いフィールド酸化膜16とP+チャネルストッ
プ領域15のパターンになるマスクを使用して紫外線に露
光し、上記のフォトレジスト層13を現像して、領域14の
窒化シリコン層12をエッチングして除去し、シリコン酸
化膜層10が露出されるようにする。その後フォトレジス
ト層13と窒化シリコン層12をマスクにしてチャネルスト
ップ領域15を形成するために硼素をエネルギー30〜80Ke
V、線量（dose）1012〜1013/cm2でイオン注入する。
第３図（Ｂ）はセルとセルとの分離のためのフィールド
酸化膜層16を形成する工程を示す。先ず、フォトレジス
ト層13を除去したのち約900℃乃至1000℃でスチーム又
は酸化雰囲気にして5000〜6000Å程度のフィールド酸化
膜層16を形成する。この時シリコン酸化膜層10では上部
の窒化シリコン層12のマスク作用によって酸化膜の成長
はない。
第３図（Ｃ）はミニフィールド酸化膜層58の下部にスト
レイジキャパシター54の下部電極とトランジスターのソ
ース領域60を連結させるための燐イオンを注入する工程
を示す。フォトレジスト層17を塗布し、マスク材料を利
用して露光し、現像して領域19の窒化シリコン12をエッ
チングして除去し、窒化シリコン層12とフォトレジスト
層17とをマスクとして領域19に燐イオンを30〜50KeVの
エネルギー1013〜1014/cm2の線量（dose）でイオン注入
し、燐イオン注入領域18を形成する。そしてイオン注入
をした後残存しているフォトレジスト層17を除去する。
第３図（Ｄ）は高容量のキャパシターを形成するためフ
ィールド酸化膜層16の縁の部分をエッチングし、硼素を
イオン注入する工程を示す。フォトレジスト層20を塗布
し、マスクを利用して露光し、現像して領域21を作る。
そして露出されたフィールド酸化膜16とシリコン酸化膜
層10をD.I水（Deioized Water）対弗酸（HF）が１対７
になるように希釈した溶液にて20〜30℃の温度で20秒〜
60秒程度エッチングし、フォトレジスト層20をマスクと
して硼素22をエネルギー50〜150KeV、線量（dose）5.0
×1012〜1014/cm2程度でイオン注入する。この工程でフ
ィールド酸化膜16の縁をエッチングして除去することに
よってストレイジキャパシターの容量は従来より10％〜
15％が増大される。
第３図（Ｅ）は上記のエッチングされるストレイジキャ
パシターの領域21に酸化シリコン層23を形成し、ストレ
イジキャパシターの下部電極を形成する工程を示す。上
記のエッチングされた領域21に熱酸化法で酸化シリコン
層23を形成し、電極を形成するための砒素イオンをエネ
ルギー70〜120KeV、線量３×1013〜３×1014/cm2でイオ
ン注入し、砒素イオン注入領域24を形成する。
第３図（Ｆ）は上記の酸化シリコン層23（絶縁膜）上に
ストレイジキャパシターの第１ポリシリコン電極25を形
成する工程を示す。第１ポリシリコンは通常の方式によ
りリアクトル内で4000〜6000Åの厚さで全面に塗布し、
POCl3に沈積させて20〜80Ω／口（square）で不純物を
ドーピングさせ、全面にフォトレジストを塗布して写真
蝕刻工程によりセルアレイのストレイジキャパシターの
ゲート25を形成する部分を残して全部エッチングし、そ
の後残存するフォトレジストを除去する。
第３図（Ｇ）は第１ポリシリコン電極25の上部に第２ポ
リシリコン（後述）との絶縁を目的にして厚い酸化シリ
コン層27を成長させる工程を示す。900〜1000℃の温度
で熱酸化法により2500〜4500Åの酸化シリコン層27を成
長させ、そして残存する窒化シリコン層12を全部エッチ
ングさせた後、酸化膜の全面にエンハンスメントMOSト
ランジスターのスレッシュホールド電圧を調整するため
の硼素のイオン注入、及びデプレションMOSトランジス
ターのスレッシュホールド電圧を調整するための燐又は
砒素をイオン注入する。上記の酸化シリコン層27を成長
させる時、露出された酸化膜領域26にはミニフィールド
酸化膜層30が形成され、ミニフィールド酸化膜層30の下
部のイオン注入された砒素と燐が熱酸化によってアニリ
ングされると共に拡散が生じ、砒素よりサイド拡散が２
倍程大きな燐によりミニフィールド酸化膜層30の嘴のよ
うな尖鋭部分（Bird Beak部分）を完全に覆うことがで
きるようになる。
第３図（Ｈ）は上記の酸化膜、即ち酸化シリコン層27と
シリコン酸化膜層10の上部にMOSトランジスターのゲー
ト電極及びワードラインを形成するための第２ポリシリ
コン32を形成し、トランジスターのドレイン、ソース領
域の形成のため砒素をイオン注入する工程を示す。上記
の酸化シリコン層27の上部の全面に前述した通常の方式
によって第２ポリシリコンを塗布し、POCl3に沈積させ
て不純物をドーピングさせてから全面にフォトレジスト
を塗布し、写真蝕刻の方法によって第２ポリシリコン
（ワードライン）32を形成させ、トランジスターのソー
スとドレインを形成するため砒素をイオン注入し、第２
ポリシリコン32上に熱酸化法によって約1000〜2500Å程
度の酸化膜層34を成長させる。この酸化膜層34を形成す
る時上記のイオン注入された砒素イオンの拡散が生じて
トランジスターのソース35とドレイン36の領域が形成さ
れる。
第３図（Ｉ）は上記の工程を経た表面上に保護膜層38を
形成し、ドレイン36の下部にアルファ粒子に因って生成
される少数キャリアーに対する障壁を形成する工程を示
す。第３図（Ｈ）の全面にPSG（Phospho Silicate Glas
s）、又はBPSG（Borophosho Silicate Glass）になった
保護膜層38を通常の方法によって塗布してからフォトレ
ジストを全面に塗布し、写真蝕刻方法でビットラインの
形成のためのウインドー39を開放し、別途の蝕刻工程や
マスクなしに半導体ウェーハの全面にエネルギー150〜1
80KeV、線量５×1012〜５×1013/cm2で基板と同一の導
電型である硼素をイオン注入する。この工程では保護膜
層38が形成された部分には硼素イオンが深く浸透するこ
とはできず、ビットラインの形成のためウインドー39を
開けた部分のみ硼素イオンがドレイン36の下部まで注入
され、少数キャリアーに対する障壁40が形成される。
第３図（Ｊ）は上記の保護膜層38の上部にアルミニウム
のビットライン42を形成する工程である。
＜発明の効果＞ 以上説明してきたように本発明に係るDRAMセルの製造方
法は、シリコン表面に砒素と砒素より拡散係数が大きい
砒素と同一な導電型の不純物をイオン注入するようにし
たので、第１ポリシリコン層の表面の酸化膜を形成する
時上記の不純物のサイド拡散によってソース領域との接
続が円滑になるばかりでなく、ミニフィールド酸化膜層
の下部の抵抗を減らしてDRAM装置の電源供給マージン及
びリフレッシュタイムを増加させることができ、フィー
ルド酸化膜層の縁をエッチングしてストレイジキャパシ
ターの容量を大きくすることができる。
又、キャパシター領域の下部の砒素及び燐の層の下に硼
素をイオン注入することによってウラニウム系列のアル
ファ粒子によって生じた少数キャリアーに対する障壁を
形成したので、少数キャリアーに因る蓄積された電荷量
の損失が防止されてキャパシターに貯蔵されたデータ
“1"が“0"に変えられることが防止され、ビットライン
と接触するトランジスターのドレイン領域の下部に硼素
をイオン注入してやはりアルファ粒子によって生じた少
数キャリアーに対する障壁を形成したので、ビットライ
ンの下部に移動された少数キャリアーに因ってビットラ
インの電位が低下されて情報検出時データ“0"が“1"で
検出されるというソフトエラーを防止することができ
る。
【図面の簡単な説明】
第１図は１トランジスターのDRAMセルのアレイの回路
図、 第２図は１トランジスターのDRAMセルのアレイのレイア
ウトを示す平面図、そして 第３図（Ａ）〜（Ｊ）は、各々本発明に係る１トランジ
スターのDRAMセルの製造工程を示す、第２図中矢示ａ−
ａ線に沿った断面図である。 10……シリコン酸化膜層 12……窒化シリコン層 15……チャネルストップ領域 16……フィールド酸化膜層 21……領域 22……硼素 23……酸化シリコン層（酸化膜） 25……第１ポリシリコン電極 27……厚い酸化シリコン層 35……ソース 36……ドレイン 38……保護膜層 39……ウインドー 40……障壁 42……ビットライン 54……ストレイジキャパシター領域 100……シリコン基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォン―ヒー ジャン 大韓民国 ソウル マポーグ ドーワ―２ ドン 527‐２ (56)参考文献 特開 昭62−118571（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】次の工程からなるDRAMセルの製造方法。 （イ）シリコン基板100の全面にシリコン酸化膜層10と
    窒化シリコン層12を形成し、チャネルストップ領域15を
    形成するため硼素をイオン注入する第１工程 （ロ）上記のチャネルストップ領域15の上部にセルとセ
    ルの分離のためのフィールド酸化膜層16を形成する第２
    工程 （ハ）ストレイジキャパシターの下部電極とトランジス
    ターのソース領域を連結させるための燐イオン注入をす
    る第３工程 （ニ）高容量のキャパシターを形成するためフィールド
    酸化膜層16の縁の部分を希釈弗酸溶液でエッチングして
    ストレイジキャパシター領域54を広げ、ストレイジキャ
    パシター領域54の下部にアルファ粒子によって発生され
    る少数キャリアーの集まりを防止する障壁形成のため硼
    素22をイオン注入する第４工程 （ホ）上記のエッチングされているストレイジキャパシ
    ター領域54の領域21に酸化膜23を成長させており、スト
    レイジキャパシターの電極形成のため砒素イオンの注入
    をする第５工程 （ヘ）上記の酸化膜23上にストレイジキャパシターの電
    極形成のため第１ポリシリコン電極25を形成する第６工
    程 （ト）上記の第１ポリシリコン電極25の上部に第２ポリ
    シリコンとの絶縁を目的とする厚い酸化シリコン層27を
    形成し、残存する窒化シリコン層12を全部除去してから
    酸化膜の全面にスレッシュホールド電圧の調整のため不
    純物をドーピングさせる第７工程 （チ）上記の酸化膜の上部にワードラインとトランジス
    ターのゲート電極を形成するための第２ポリシリコン32
    を形成し、トランジスターのソース35とドレイン36の領
    域を形成する第８工程 （リ）保護膜層38を形成してからアルミニウムのビット
    ライン42とトランジスターのドレイン36との接触のため
    のウインドー39を形成し、上記のウインドー39を通じて
    硼素イオンを注入してトランジスターのドレイン36の下
    部に少数キャリアーに対する障壁40を形成する第９工程 （ヌ）上記の保護膜層38の上部にビットライン42を形成
    する第10工程
JP63037681A 1987-02-24 1988-02-22 Ｄｒａｍセルの製造方法 Expired - Lifetime JPH0715947B2 (ja)

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KR1019870001554A KR890003217B1 (ko) 1987-02-24 1987-02-24 디램 쎌의 제조방법
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JPS63244672A JPS63244672A (ja) 1988-10-12
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