JPS62145860A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPS62145860A
JPS62145860A JP60288207A JP28820785A JPS62145860A JP S62145860 A JPS62145860 A JP S62145860A JP 60288207 A JP60288207 A JP 60288207A JP 28820785 A JP28820785 A JP 28820785A JP S62145860 A JPS62145860 A JP S62145860A
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裕樹 島野
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雅裕 清水
Katsuhiro Tsukamoto
塚本　克博
Masahide Inuishi
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置の製造方法に関し、特にα線
などの放射線によるソフトエラーを除去できる半導体記
憶装置の製造方法に関するものである。
［従来の技術］ 従来、この種の半導体記憶装置として第３図に示すもの
があった。第３図は、従来の２５６にダイナミックＲＡ
Ｍのメモリセル周辺部の構造を示す断面図である。初め
にこのメモリセル周辺部の構成について説明する。図に
おいて、ｐ−形半導体基板１上に反転、寄生防止のため
のｐ＋形領領域１０形成されており、さらにｐ＋形領領
域１０上素子間を分離するための分離絶縁１１９が形成
されている。また、ｐ−形半導体基板１上にこの基板の
不純物濃度より不純物濃度が１桁高いｐ＋形領領域１１
形成されており、ｐ＋形領領域１１上情報を記憶するた
めの電荷蓄積領域となるｎ＋形領領域６形成されている
。さらに、ｎ＋形領領域６上よび分離絶縁１ｌＩ９上に
第１ゲート絶縁膜４が形成されており、この第１ゲート
絶縁膜上に電源に接続された第１ゲート電極２が形成さ
れている。
ｎ＋形領領域６第１ゲート絶縁膜４と第１ゲート電極２
とはメモリセルを構成する。また、ｐ−形半導体基板１
上に、ｎ＋形領領域６連なるように一方のソース／ドレ
イン領域となるｎ＋形領領域８Ｑａ形成されており、さ
らにこのｎ＋形領領域８０ａ間隔を隔てて他方のソース
／ドレイン領域となるｎ＋形領領域８１ａ形成されてい
る。ｎ＋形領領域８１ａビット線（図示せず）に接続さ
れており、その中央部に凸部７を有している。この凸部
はビット線とｎ＋形領領域８１ａのコンタクト時にビッ
ト線がｎ＋形領領域８１ａ底面を突破ってｐ−形半導体
基板１に達するのを防止するためのものである。また、
ｎ＋形領領域８０ａ８１ａ間のｐ−形半導体基板１上、
ｎ＋形領領域８０ａ上よびｎ＋形領領域８１ａ上第２ゲ
ート絶縁膜５ａが形成されており、この第２ゲート絽縁
膜上にワード線に接続された第２ゲート電極３ａが形成
されている。ｐ−形半導体基板１と、ｎ＋形領領域８０
ａ、ｎ＋形領領域８１ａ、第２ゲート絶縁１１５ａと、
第２ゲート電極３ａとはトランスファゲートトランジス
タを構成する。
なお、ここでは説明の便宜上、ｎ＋形領領域８０ａ上第
２ゲート電ｔ！ｉ　３　ａ上およびｎ＋形領領域８１ａ
上どに形成される層間絶縁膜、この層間絶縁股上に形成
されるビット線などの配線部分、これら層間絶縁膜上お
よび配線部分上に形成される保護膜を省略している。ま
た、不純物拡散領域であるｎ＋形領領域６形成する代わ
りに、第１ゲート電極２に正電位を与えることにより、
第１グー上絶縁１１４を介してｐ−形半導体基板１上の
ｎ＋形領域６相当部分にｎ＋形の反転層を誘起させ、こ
の反転層に電荷を蓄積するようにしてもよい。
次にこのメモリセル周辺部の動作について説明する。メ
モリセルの電荷蓄積領域であるｎ＋形領領域６、電子が
蓄積されている状態を″Ｏ″、電子が蓄積されていない
状態を“１”とする。そして、ビット線に接続されてい
るｎ＋形領領域８１ａ電位は、センスアンプ（図示せず
）の働きによって予め成る中間電位に保持されている。
ここで、ワード線の電位が立ち上がり、このワード線に
接続されているトランスファゲートトランジスタの第２
ゲート電極３ａの電位がしきい値電圧よりも高くなると
、この第２ゲート電極の真下にｎ＋形原反転層チャンネ
ルが形成されてｎ＋形領領域６８０ａとｎ＋形領域８１
ａ間が導通する。そこで、今メモリセルの記憶情報が″
Ｏ″、すなわちｎ＋形領領域６電子が蓄積されている状
態の場合には、ｎ＋形領領域６８０ａとビット線に接続
されているｎ＋形領領域８１ａが導通することによって
、それまで中間電位に保持されていたｎ＋形領領域８１
ａ電位が下がり、また反対に、メモリセルの記憶情報が
“１″、すなわちｎ＋形頭領１ｉｉ１６電子が蓄積され
ていない状態の場合には、この導通によって中間電位に
なったｎ＋形領領域８１ａ電位が上がることになる。そ
して、このビット線の電位の変化をセンスアンプにより
感知、増幅して取出すとともに、同じ記憶情報をリフレ
ッシュして同一サイクル中に再度メモリセルに書込むよ
うにしている。
［発明が解決しようとする問題点］ 従来の半導体記憶装置では、ソース／ドレイン領域およ
び電荷蓄積領域がｎ＋形領領域たはｎ＋形原反転層形成
されているため、メモリ動作時にα線などの放射線がメ
モリチップ内に入射して生成される電子・正孔対のうち
、電子がｎ＋形領領域６８０ａやｎ＋形領領域８１ａ収
集されて、本来の記憶情報を反転させることで誤動作（
以下、ソフトエラーと呼ぶ）を発生するという問題点が
あった。この問題点に対して、電荷蓄積領域である０＋
形領域６に接するようにｐ＋形領領域１１形成してメモ
リセル容量を増加させ、α線などの放射線で生成される
電子がｎ、＋影領域６に収集されても誤動作しないよう
に、臨界電荷量を大きくしてソフトエラーを防止する手
段があるが、ｎ＋形領領域８０ａビット線に接続される
ｎ＋形領領域８１ａ電子の収集に対して保護されておら
ず、依然としてメモリ動作のサイクル時間に依存したビ
ット線モードのソフトエラーが生じてしまうという問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、微細化構造にあってもトランジスタ特性を損
なわずに、単純な構造でα線などの放射線によるソフト
エラーを除去できる半導体記憶装置の製造方法を得るこ
とを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置の製造方法は、第１導電
形の半導体基板上のトランスファゲートトランジスタを
形成すべき領域に絶縁膜を形成し、絶縁膜上にポリシリ
コン膜を形成し、ポリシリコン膜上の所定部にレジスト
膜パターンを形成し、レジスト膜パターンをマスクとし
てポリシリコン膜および絶縁膜を選択エツチングして、
半導体基板上にゲート絶縁膜、およびこのゲート絶縁膜
上にゲート電極を形成し、レジスト膜パターンをマスク
として半導体基板の露出した表面から第１導電形の不純
物をイオン注入して、ゲート電極の一方の側部および他
方の側部の半導体基板上にこの基板の不純物濃度より不
純物濃度が高い第１導電形第１半導体領域および第１導
電形第２半導体領域を形成し、ゲート電極およびゲート
絶縁膜の側壁をエツチングして、これらゲート電極およ
びゲート絶縁膜の新たに形成された側壁がレジスト膜パ
ターンの側壁の内側になるようにし、レジスト膜を除去
した後、ゲート電極をマスクとして第１導電形第１半導
体領域の表面、第１導電形第２半導体領域の表面および
半導体基板の露出した表面から第２導電形の不純物をイ
オン注入して、側壁がエツチングされたゲート電極の一
方の側部の第１１１電形第１半導体領域上および半導体
基板上に、電荷蓄積領域と連なるようにかつ第１導電形
第１半導体領域の深さより浅くなるように、一方のソー
ス／ドレイン領域となる第、２１１電形第１半導体領域
を形成し、側壁がエツチングされたゲート電極の他方の
側部の第１導電形第２半導体領域上および半導体基板上
に、第１導電形第２半導体領域の深さより浅くなるよう
に、ビット線に接続され他方のソース／ドレイン領域と
なる第２導電形第２半導体領域を形成し、第２導電形第
１半導体領域、第２導電形第２半導体領域、第１導電形
第１半導体領域および第１導電形第２半導体領域を熱処
理してこれらの領域を活性化しかつ拡散する方法である
。
［作用］ この発明においては、第１導電形の不純物をレジスト膜
パターンをマスクとして第１１Ｉ電形の半導体基板にイ
オン注入することによって、この基板の不純物濃度より
不純物濃度が高い第１導電形第１半導体領域および第１
導電形第２半導体領域を形成し、この後、第２導電形の
不純物をレジスト膜パターンの幅よりも狭い幅のゲート
電極をマスクとして第１導電形第１半導体領域、第１導
電形第２半導体領域および半導体基板にイオン注入する
ことによって、一方のソース／ドレイン領域となる第２
導電形第１半導体領域、およびビット線に接続され他方
のソース／ドレイン領域となる第２導電形第２半導体領
域をそれぞれ第１ｓ電形第１半導体領域および第１導電
形第２半導体領域より浅く形成するので、第１導電形第
１半導体領域および第１１１電形第２半導体領域がそれ
ぞれ第２導電形第１半導体領域および第２導電形第２半
導体領域に接するように形成され、さらに第１１電形第
１半導体領域のゲート電極側の側壁が第２導電形第１半
導体領域の内部に、第１導電形第２半導体領域のゲート
電極側の側壁が第２導電形第２半導体領域の内部に位置
するようになる。このため、第２導電形第１半導体領域
と第１導電形第１半導体領域間および第２導電形第２半
導体領域と第１導電形第２半導体領域間のそれぞれに形
成される空乏層が狭くなって第２導電形第１半導体領域
および第２導電形第２半導体領域の容量が大きくなり、
第２導電形第１半導体領域および第２導電形第２半導体
領域に蓄積゛される“Ｏ”、″１″に対応する電子の数
の差が大きくなって、第２導電形第１半導体領域および
第２導電形第２半導体領域はα線の入射によって生成さ
れる電子に対して余裕を持つことができる。また、半導
体基板から拡散してきた電子は第１導電形第１半導体領
域および第１導電形第２半導体領域で寿命が短くなり第
２導電形第１半導体領域および第２導電形第２半導体領
域に達しにくくなる。また、半導体基板と第１導電形第
１半導体領域および第１導電形第２半導体領域との界面
に電子に対するポテンシャルバリアが形成されるため、
半導体基板から拡散してきた電子のうちエネルギの小さ
いものはこのバリアによって通過できなくなる。また、
トランスファゲートトランジスタは寄生トランジスタを
持つことなく安定に動作することができる。
［実施例］ 以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例に係る半導体記憶装置のメ
モリセル周辺部の構造を示す断面図である。このメモリ
セル周辺部の構成が第３図のメモリセル周辺部の構成と
異なる点は以下の点である。
すなわち、ｐ−形半導体基板１上に、一方のソース／ド
レイン領域となるｎ＋形領領域８０ａ接するようにかつ
ｐ＋形領領域１１連なるように、基板の不純物濃度より
不純物濃度が１桁以上高いｐ“影領域１２０ａが形成さ
れており、さらにこのｐ＋形領領域１２０ａ第２ゲート
電極３ａ側の側壁がｎ＋形領領域８０ａ内部に位置する
ようになっている。また、ｐ−形半導体基板１上に、ビ
ット線に接続され他方のソース／ドレイン領域となるｎ
＋形領領域８１ａ接するように、基板の不純物濃度より
不純物濃度が１桁以上高いｐ＋形領領域１２１ａ形成さ
れており、さらにこのｐ＋形領領域１２１ａ第２ゲート
電極３ａ側の側壁がｎ＋影領域８１ａの内部に位置する
ようになっている。
ここで、ｐ−形半導体基板１の不純物濃度は、たとえば
Ｉ　Ｘｉ　Ｏ”　〜１　ｘｌ、Ｏ’　”　ｃｍ−’程度
であり、ｐ＋形領領域１２０ａ　、１２１ａの不純物濃
度は、たとえば１Ｘ１０”〜１Ｘ１０”ｃｍ−３程度で
ある。
次に、第２Ａ図〜第２Ｄ図を用いてこのメモリセル周辺
部の製造方法について説明する。まず、ｐ−形半導体基
板１上にｐ＋形領領域１０形成し、ｐ＋形領領域１０上
分離絶縁膜９を形成する。続いて、ｐ−形半導体基板１
上にｎ９形領域１１を形成し、ｐ＋形領領域１１上ｎ＋
形領領域６形成する。このとき、ｐ−形半導体基板１上
に先にｎ１形領域６を形成し、この後ｐ＋形領領域１を
形成するようにしてもよい。続いて、ｎ十形領域６上お
よび分離絶縁膜９上に第１ゲート絶縁ｌＩ４を形成し、
第１ゲート絶縁膜４上に第１ゲート電極２を形成する。
このようにして従来方法により分離領域およびメモリセ
ル領域を形成した後、ｐ−形半導体基板１上のトランス
ファゲートトランジスタを形成すべき領域に絶縁ＩＭ（
図示せず）を形成し、この絶縁股上に、たとえばＣＶＤ
法によってポリシリコンＩＩ（図示せず）を形成し、こ
の後このポリシリコン膜上にレジスト膜パターン１３を
形成する。続いて、レジスト膜パターン１３をマスクと
して上記ポリシリコン膜および上記絶縁膜を選択エツチ
ングして、第２ゲー１〜電極３．第２ゲート絶縁膜５を
形成する。このとき、第２ゲート電極３．第２ゲート絶
縁１！Ｊ５の幅が所定の設定寸法より１μｍ程度大きく
なるようにレジスト膜パターン１３の幅を適切に選んで
おくものとする。次に、レジスト膜パターン１３、第１
ゲート電極２をマスクとしてｐ−形半導体基板１の露出
した表面からｐ形不純物であるＢをこの基板にイオン注
入して、ｐ＋形領領域１２０１２１を形成する〈第２Ａ
図）。次に、第２ゲート電極３．第２ゲート絶縁膜５の
幅が所定の設定寸法になるまでそれらの側壁をオーバエ
ツチングして第２ゲー］〜電極３ａ、第２ゲート絶縁膜
５ａを形成する（第２Ｂ図）。次に、レジスト膜パター
ン１３を除去し、第２ゲート電極３ａ、第１ゲート電極
２をマスクとしてｐ＋形領領域１２０表面、ｐ＋形領領
域１２１表面およびｐ−′形半導体基板１の露出した表
面からｎ形不耗物であるＡｓをｐ＋形領領域１２０１２
１．１）−形半導体基板１にイオン注入して、一方のソ
ース／ドレイン領域となる０“影領域８０およびビット
線に接続され他方のソース／ドレイン領域となるｎ＋形
領領域８１形成する（第２Ｃ図）。次に、ｎ＋形領領域
８０８１およびｐ＋形領領域１２０１２１を含む領域を
９００℃〜９５０℃程度の温度で熱処理して、ｎ＋形領
領域８０８１およびｐ＋形領領域１２０１２１を活性化
しかつ拡散すると、ｎ＋形領領域８０ａ８１ａおよびｐ
＋形領領域１２０ａ　、１２１ａが形成される。ここで
、この最終熱処理の結果、ｐ＋形領領域１２０ａ１２１
ａの深さがそれぞれｎ＋形領領域８０ａ８１ａの接合深
さより深くなるように、かつｐ＋形領領域１２０ａ第２
ゲート電極３ａ側の側壁がｎ＋形領領域８０ａ内部に位
置するように、およびｐ＋十形２１ａの第２ゲート電極
３ａ側の側壁がｎ＋形領領域８１ａ内部に位置するよう
に、かツＩ）＋影領域１２０ａ　、　１２１ａの不純物
濃度がｐ−形半導体基板１の不純物濃度より１桁以上高
くなるように、ｐ形不純物のイオン注入条件を設定して
おくものとする（第２Ｄ図）。次に、ｎ＋形領領域８１
ａ表面からｎ形不純物をｎ＋形領領域８１ａ、ｐ＋形領
領域１２１ａイオン注入して、ｎ＋形領領域８１ａ中央
部に凸部７を形成すると、第１図に示される構造のメモ
リセル周辺部ができあがる。
次に、このメモリセル周辺部の動作について説明する。
上記したビット線モードのラフ１〜エラーは、チップ内
にα線などの放射線が入射したとぎに生成される電子・
正孔対のうち、電子がｎ４形領域８Ｑａや８１ａに収集
されて引起こされる。
すなわち、チップ内に入射したα線はエネルギを失って
停止するまでに、その飛程に沿って多数の電子・正孔対
を生成し、ｎ＋形領領域８０ａｐ＋形領領域１２０ａｐ
−形半導体基板１間の空乏層およびｎ”影領域８１ａと
１１＋形領域１２１ａ。
ｐ−形半導体基板１闇の空乏層内で生成された電子・正
孔対は、これら空乏層内部の電場により直ちに分離され
、電子はｎ“影領域８０ａ　、８１ａに収集され、正孔
はｐ−形半導体基板１を通って流れ落ちる。また、ｎ＋
形領領域８０ａ、８１ａの内部で生成された電子・正孔
対は再結合するため電子の増減には全く寄与せず、ｐ−
形半導体基板１の内部で生成された電子・正孔対は、拡
散によって上記空乏層に達した電子のみがｎ＋形領領域
８０ａ８１ａに収集されてソフトエラーを引起こし、他
のものはｐ−形半導体基板１内で再結合されることにな
る。
したがって、この実施例に係るメモリセル周辺部におい
ては、ｎ＋形領領域８０ａよび８１ａのそれぞれに接す
るように、ｐ−形半導体基板１の不純物濃度より不純物
濃度が１桁高いｐ十形領域１２０ａおよび１２１ａが形
成されるので、ｎ＋形領領域８０ａｐ＋形領域１２Ｏａ
問およびｎ＋形領領域８１ａｐ＋形領領域１２１８間形
成される空乏層の幅が狭くなってｎ＋形領ｗｉ８０ａお
よび８１ａの容量が大きくなる。このため　ｍ影領域８
０ａおよび８１ａに蓄積される“ｌ　Ｑ　Ｈ９゛″１”
に対応する電子の数の差が大きくなって、ｎ＋形領領域
８０ａよび８１ａはα線の入射によって生成される電子
に対して余裕を持つことができる。また、ｐ−形半導体
基板１がら拡散してきた電子はｐ＋十形領域１２０ａよ
び１２１ａで寿命が知くなりｎ＋形領領域８０ａよび８
１ａに達しにくくなる。また、ｐ＋十形領域１２０ａｐ
−形半導体基板１との界面およびｐ＋十形領域１２１ａ
ｐ−形半導体基板１との界面に電子に対するポテンシャ
ルバリアが形成されるため、ｐ−形半導体基板１から拡
散してきた電子のうちのエネルギの小さなものはこのバ
リアによって通過できなくなる。このようにしてビット
線モードのソフトエラーの発生を除去することができる
。また、ｐ“形領１１１１２０ａの第２ゲート電極３ａ
側の側壁がｎ＋形領領域８ｏａ内部に位置するように、
及びｐ＋十形領域１２１ａ第２ゲート電極３ａ側の側壁
がｎ＋形領領域８１ａ内部に位置するようになるので、
トランスファゲートトランジスタに寄生ｐｎｐ　トラン
ジスタが生じることはなく、トランスファゲートトラン
ジスタは１安定に動作することができる。
また、上記実施例で示されるように、ビット線に接続さ
れるｎ＋形領領域８１ａｐ＋十形領域１２１ａ接してい
るので、接合の空乏層容量が増加し、ビット線の浮遊容
量ＣＢが大きくなる。センスアンプで検出される信号電
圧■は、Ｖｏをトランスファゲートトランジスタのゲー
ト電圧、ＶＴをトランスファゲートトランジスタのしき
い値電圧、Ｃｓをメモリセル容量として、Ｖ＝（Ｖｏ−
Ｖｒ　＞／　（１＋（Ｃａ　／Ｃｓ　））で与えられる
ので、浮遊容量ＣＢが大きくなると信号電圧が小さくな
り、記憶装置としての動作が不安定になる。
このため、浮遊容量Ｃａが大きくなるのを抑制する必要
があり、浮遊容量ＣＢを低減するためにビット線の下の
層間絶縁膜やビット線の上の保護膜を誘電率の低い、た
とえば酸化シリコン膜や燐ガラス膜にすることがこの発
明では特に好ましい。
なお、上記実施例では、ｎ＋形領領域８０ａ８１ａに接
するようにｐ＋十形領域１２０ａ１２１ａを形成する例
を示したが、センスアンプのｎ＋形領領域よび周辺回路
のｎ＋形領領域接するようにｐ“影領域を形成すること
によってこれらの領域で発生するソフトエラーも低減す
ることができる。
また、上記実施例はダイナミックＲＡＭに適用した場合
であるが、この発明はスタティックＲＡＭについても同
様に適用可能なほか、ｎチャンネルがｐチャンネルの場
合にも、ＭＯＳデバイスでなくバイポーラデバイスにも
各々適用できる。
し発明の効果］ 以上のようにこの発明によれば、第１導電形の不純物を
レジスト膜パターンをマスクとして第１導電形の半導体
基板にイオン注入することによって、半導体基板の不純
物濃度より不純物濃度が高い第１導電形第１半導体領域
および第１導電形第２半導体領域を形成し、この後、第
２導電形不純物をレジスト膜パターンの幅よりも狭い幅
のグー上電極をマスクとして第１導電形第１半導体領域
、第１導電形第２半導体領域および半導体基板にイオン
注入することによって、一方のソース／ドレイン領域と
なる第２導電形第１半導体領域、およびビット線に接続
され他方のソース／ドレイン領域となる第２導電形第２
半導体領域をそれぞれ第１導電形第１半導体領域および
第１導電形第２半導体領域より浅く形成するので、第１
導電形第１半導体領域および第１導電形第２半導体領域
がそれぞれ第２導電形第１半導体領域および第２導電形
第２半導体領域に接するように形成され、さらに、第１
導電形第１半導体領域のゲート電極側の側壁が第２導電
形第１半導体領域の内部に、第１導電形第２半導体領域
のゲート電極側の側壁が第２導電形第２半導体領域の内
部に位置するようになる。このため、微細化構造にあっ
てもトランジスタ特性を損わずに、単純な構造でα線な
どの放射線によるソフトエラーを除去できる半導体記憶
装置を製造することができる。
【図面の簡単な説明】
Ｍ１図は、この発明の実施例に係る半導体記憶装置のメ
モリセル周辺部の構造を示す断面図である。 第２Ａ図〜第２Ｄ図は、この発明の実施例である半導体
記憶装置のメモリセル周辺部の製造方法の主要工程段階
における状態を示す断面図である。 第３図は、従来の２５６にダイナミックＲＡＭのメモリ
セル周辺部の構造を示す断面図である。 図において、１はｐ−形半導体基板、２は第１グー１〜
電極、３．３８は第２ゲート電極、４は第１ゲート絶縁
膜、５，５ａは第２ゲート絶縁膜、６．８０，８０ａ　
、８１，８１ａはｎ＋形領領域７は凸部、９は分離絶縁
膜、１０．１１，１２０゜１２０ａ、１２１．１２１ａ
はｐ＋形領領域ある。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　大　　岩　　増　　雄 第１図 ９：分馳紀絃唖 １０、Ｉ＋　、１２Ｑａ　、１２＋ａ　：　ｐ＋ｅＷＲ
ｋ第２Ａ　［ＺＩ 第２０圓 ＡＣ。 ８０　ｔ　８１　：　ｎ”　＊’ｔ　４　を収第２Ｄ図 第３図 手続補正書（自発） 昭和　６厘　７月　１日

Claims (4)

    【特許請求の範囲】
  1. （１）第１導電形の半導体基板上に、情報を記憶するた
    めの第２導電形の電荷蓄積領域と、該電荷蓄積領域に蓄
    積された電荷をビット線に読出すためのトランスファゲ
    ートトランジスタとを備える半導体記憶装置の製造方法
    であつて、 前記半導体基板上の前記トランスファゲートトランジス
    タを形成すべき領域に絶縁膜を形成する工程と、 前記絶縁膜上にポリシリコン膜を形成する工程と、 前記ポリシリコン膜上の所定部にレジスト膜パターンを
    形成する工程と、 前記レジスト膜パターンをマスクとして前記ポリシリコ
    ン膜および前記絶縁膜を選択エッチングして、前記半導
    体基板上にゲート絶縁膜、および該ゲート絶縁膜上にゲ
    ート電極を形成する工程と、前記レジスト膜パターンを
    マスクとして前記半導体基板の露出した表面から第１導
    電形の不純物をイオン注入して、前記ゲート電極の一方
    の側部および他方の側部の前記半導体基板上に該半導体
    基板の不純物濃度より不純物濃度が高い第１導電形第１
    半導体領域および第１導電形第２半導体領域を形成する
    工程と、 前記ゲート電極および前記ゲート絶縁膜の側壁をエッチ
    ングして、該ゲート電極および該ゲート絶縁膜の新たに
    形成された側壁が前記レジスト膜の側壁の内側になるよ
    うにする工程と、 前記レジスト膜パターンを除去した後、前記ゲート電極
    をマスクとして前記第１導電形第１半導体領域の表面、
    前記第１導電形第２半導体領域の表面および前記半導体
    基板の露出した表面から第２導電形の不純物をイオン注
    入して、前記側壁がエッチングされたゲート電極の一方
    の側部の前記第１導電形第１半導体領域上および前記半
    導体基板上に、前記電荷蓄積領域と連なるようにかつ前
    記第１導電形第１半導体領域の深さより浅くなるように
    、一方のソース／ドレイン領域となる第２導電形第１半
    導体領域を形成し、前記側壁がエッチングされたゲート
    電極の他方の側部の前記第１導電形第２半導体領域上お
    よび前記半導体基板上に、前記第１導電形第２半導体領
    域の深さより浅くなるように、ビット線に接続され他方
    のソース／ドレイン領域となる第２導電形第２半導体領
    域を形成する工程と、 前記第２導電形第１半導体領域、前記第２導電形第２半
    導体領域、前記第１導電形第１半導体領域および前記第
    １導電形第２半導体領域を熱処理してこれらの領域を活
    性化しかつ拡散する工程とを含む半導体記憶装置の製造
    方法。
  2. （２）前記半導体基板の不純物濃度は１×１０＾１＾４
    〜１×１０＾１＾６ｃｍ＾−＾３であり、前記第１導電
    形第１半導体領域および前記第１導電形第２半導体領域
    の不純物濃度は１×１０＾１＾５〜１×１０＾１＾７ｃ
    ｍ＾−＾３である特許請求の範囲第１項記載の半導体記
    憶装置の製造方法。
  3. （３）さらに、前記第２導電形第２半導体領域と前記ビ
    ット線間に、シリコン酸化膜または燐ガラス膜からなる
    低誘電率の層間絶縁膜を形成する工程を含む特許請求の
    範囲第１項または第２項記載の半導体記憶装置の製造方
    法。
  4. （４）さらに、前記ビット線上に、シリコン酸化膜また
    は燐ガラス膜からなる低誘電率の保護膜を形成する工程
    を含む特許請求の範囲第３項記載の半導体記憶装置の製
    造方法。
JP60288207A 1985-12-20 1985-12-20 半導体記憶装置の製造方法 Granted JPS62145860A (ja)

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