KR900002913B1 - 반도체 기억장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 실시예에 의한 반도체 기억장치의 메모리셀 주변부의 구조를 표시한 단면도.
제 2 a도∼제 2d 도는 본 발명의 실시예인 반도체 기억장치의 메모리셀 주변부의 제조방법의 주요공정 단계에서 그 상태를 표시한 단면도.
제 3 도는 종래의 256K 다이나믹 RAM의 메모리셀 주변부의 구조를 표시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1: P_형 반도체 기판 2 : 제1게이트전극
3,3a : 제2게이트전극 4 : 제1게이트 절연막
5,5a : 제2게이트 절연막 6,80,80a,81,81a : n+형 영역
7 : 블록부 9 : 분리 절연부
10,11,120,120a,121,121a : P+형 영역(도면중 동일부호는 동일 또는 상당부분을 표시한 것임).
본 발명은 반도체 기억장치의 제조방법에 관한 것이고 특히 α선 등의 방사선에 의한 소프트 에러를 제거할 수 있는 기억장치의 제조방법에 관한 것이다.
종래에 이러한 반도체 기억장치로서 제3도에 표시한 것이 있었다. 제3도는 종래의 256K 다이나믹 RAM의 메모리셀 주변부의 구조를 표시한 단면도이다. 우선 이 메모리셀 주변부의 구성에 대하여 설명한다. 도면에 있어서 P_형 반도체 기판(1)상에, 반전, 기생방지를 위한 P+형 영역(10)이 형성되어 있고 다시 P+형 영역(10)상에 소자간을 분리하기 위한 분리절연막(9)이 형성되어 있다.
또한 P_형 반도체 기판(1)상에 이 기판의 불순물 농도보다 불순물 농도가 한자리 높은 P+형 영역(11)이 형성되어 있고 P+형 영역(11)상에 정보를 기억하기 위한 전하 축적 영역이 되는 n+형 영역(6)이 형성되어 있다.
다시 n+형 영역(6)상 및 분리 절연막(9)상에 제1게이트 절연막(4)이 형성되어 있고 이 제1게이트 절연막상에 전원에 접속된 제1게이트 전극(2)이 형성되었다. n+형 영역(6)과 제1게이트 절연막(4)과 제1게이트 전극(2)과는 메모리셀을 구성한다.
또한 P_형 반도체기판(1)상에 n+형 영역(6)과 연속되게 일측의 소오스/드레인 영역이 되는 n+형 영역(80a)이 형성되어 있고, 다시 이 n+형 영역(80a)과 간격을 두고 타측의 소오스/드레인 영역이 되는 n+형 영역(81a)이 형성되어 있다. n+형 영역(81a)은 비트선(도시없음)에 접속되어 있고 그 중앙부에 블록부(7)를 갖고 있다.
P_형 반도체기판(1)과 n+형 영역(80a)과 n+형 영역(81a)과 제2게이트 절연막(5a)과 제2게이트 전극(3a)과는 트랜스퍼 게이트 트랜지스터를 구성한다. 더우기 여기서는 설명의 편의상 n+형 영역(80a)상, 제2게이트 전극(3a)상 및 n+형 영역(81a)상 등에 형성되는 층간 절연막, 이 층간 절연막상에 형성되는 비트선등의 배선부분, 이들 층간 절연막상 및 배선부분 상에 형성되는 보호막을 생략하고 있다.
이 블록부는 비트선과 n+형 영역(81a)과의 콘택트시에 비트선이 n+형 영역(81a)의 저면을 돌파하여 P-형 반도체 기판(1)에 도달하는 것을 방지하기 위한 것이다. 또한 n+형 영역(80a)과 (81a) 사이의 P-형 반도체 기판(1)상, n+형 영역(80a)상 및 n+형 영역(81a)상에 제 2 게이트 절연막(5a)이 형성되었고, 이 제 2 게이트 절연막 상에 워드선에 접속된 제 2 게이트 전극(3a)이 형성되어 있다.
또한 불순물 확산 영역인 n+형 영역(6)을 형성하는 대신 제1게이트 전극(2)에 정전위를 부여하므로서 제1게이트 절연막(4)을 개재하여 P_형 반도체 기판(1)상의 n+형 영역(6)상당부분에 n+형 반전층을 유기시켜 이 반전층에 전하를 축적하도록 하여도 된다.
다음에 이 메모리 셀 주변부의 동작에 대하여 설명한다. 메모리셀의 전하축적 영역인 n+형 영역(6)에 전자가 축적되어 있는 상태를 "0", 전자가 축적되어 있지 않은 상태를 "1"로 한다.
그리고 비트선에 접속되어 있는 n+형 영역(81a)의 전위는 센스앰프(도시없음)의 작용에 의하여 미리 어느 중간 전위로 유지되어 있다.
여기서 워드선의 전위가 상승하여, 이 워드선에 접속되었던 트랜스퍼 게이트 트랜지스터의 제2게이트 전극(3a)의 전위가 드레시 홀드 전압보다도 높게 되면 이 제2게이트 전극의 직하에 n+형 반전층의 채널이 형성되어서 n+형 영역(6)(80a)과 n+형 영역(81a)간이 도통한다.
그러므로 지금 메모리셀의 기억정보가 "0", 즉 n+형 영역(6)에 전자가 축적되어 있는 상태의 경우에는 n+형 영역(6)(80a)과 비트선에 접속되고 있는 n+형 영역(81a)이 도통하므로서 그때까지 중간전위로 유지되고 있던 n+형 영역(81a)이 전위가 하강하고 또는 반대로 메모리셀의 기억정보가 "1", 즉 n+형 영역(6)에 전자가 축적되어 있지 않은 상태의 경우에는 이 도통에 의하여 중간전위가 된 n+형 영역(81a)의 전위가 상승하게 된다. 그리고 이 비트선의 전위의 변화를 센스앰프에 의하여 감지, 증폭하여 인출함과 동시에 같은 기억정보를 리프레쉬하여 동일 사이클 중에 재차 메모리셀에 기입하도록 하고 있다.
종래의 반도체 기억장치에서는 소오스/드레인 영역 및 전하축적 영역이 n+형 영역 또는 n+형 반전층으로 형성되어 있기 때문에 메모리 동작시에 α선 등의 방사선이 메모리칩 내에 입사하여 생성되는 전자 정공대중에서 전자가 n+형 영역(6)(80a)이나 n+형 영역(81a)에 수집되어서 본래의 기억정보를 반전시키므로서 오동작(이하 소프트 에러라고 호칭한다)을 발생하는 문제점이 있었다.
이 문제점에 대하여 전하 축적 영역인 n+형 영역(6)에 접하도록 n+형 영역(11)을 형성하여 메모리셀 용량을 증가시켜 α선등의 방사선으로 생성되는 전자가 n+형 영역(6)에 수집되더라도 오동작하지 않도록 임께 전하량을 크게하여 소프트 에러를 방지하는 수단이 있지만 n+형 영역(80a)이나 비트선에 접속되는 n+형 영역(81a)은 전자의 수집에 대하여 보호되어 있지 않고 메모리 동작의 사이클 시간에 의존된 비트선 모우드의 소프트 에러가 생겨 버리는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서 미세화 구조이면서도 트랜지스터 특성을 손상하지 않고 단순한 구조로 α선 등의 방사선에 의한 소프트 에러를 제거할 수 있는 반도체 기억장치의 제조방법을 얻고저함을 목적으로 한다.
본 발명에 의한 반도체 기억장치의 제조방법은 제1도전형의 반도체기판상의 트랜스퍼 게이트 트랜지스터를 형성하여야할 영역에 절연막을 형성하고 절연막 상에 폴리실리콘막을 형성하고 폴리실리콘막상의 소정부에 레지스트막 패턴을 형성하고 레지스트막 패턴을 마스크로 하여 폴리실리콘막 및 절연막을 선택 에칭하여 반도체 기판상에 게이트 절연막 및 이 게이트 절연막 상에 게이트 전극을 형성하고 레지스트 막 패턴을 마스크로 하여 반도체 기판의 노출된 노출된 표면에서 제1도전형의 불순물을 이온주입하여 게이트 전극의 일측 측부 및 타측의 측부의 반도체기판상에 이 기판의 불순물 농도보다 불순물 농도가 높은 제1도전형 제1반도체 영역 및 제1도전형 제2반도체 영역을 형성하고 게이트 전극 및 게이트 절연막의 측벽을 에칭하여 이들게이트전극 및 게이트 절연막의 새롭게 형성된 측벽이 레지스트막 패턴의 측벽의 내측이 되도록 하고 레지스트막을 제거한후 게이트 전극을 마스크로 하여 제1도전형 제1반도체 영역의 표면, 제1도전형 제2반도체 영역의 표면 및 반도체기판의 노출된 표면에서 제2도전형의 불순물을 이온주입하여 측벽이 에칭된 게이트 전극의 일측 측부의 제1도전형 제1반도체 영역 상 및 반도체 기판상에 전하 축적 영역과 연속되게 제1도전형 제1반도체 영역의 깊이보다 얕게되도록 일측의 소오스/드레인 영역이 되는 제2도전형 제1반도체 영역을 형성하고 측벽이 에칭된 게이트 전극의 타측 측부의 제1도전형 제2반도체 영역상 및 반도체 기판상에 제1도전형 제2반도체 영역의 깊이보다 얕아지게 비트선에 접속되어 타측의 소오스/드레인 영역, 이 되는 제 2 도전형 제 2 반도체 영역을 형성하고 제 2 도전형 제 1 반도체 영역, 제 2 도전형 제 2 반도체 영역, 제1도전형 제1반도체 영역 및 제1도전형 제2반도체 영역을 열처리하여 이들의 영역을 활성화하고 확산하는 방법이다.
본 발명에 있어서는 제1도전형의 불순물을 레지스트막 패턴을 마스크로 하여 제1도전형의 반도체 기판에 이온주입하므로서 이 기판의 불순물 농도보다 불순물 농도가 높은 제1도전형 제1반도체 영역 및 제1도전형 제2반도체 영역을 형성하고 이후에 제2도전형의 불순물을 레지스트막 패턴의 막보다도 좁은 폭의 게이트 전극을 마스크로 하여 제1도전형 제1반도체 영역, 제1도전형 제2반도체 영역 및 반도체 기판에 이온주입함으로서 일측의 소오스/드레인 영역이 되는 제2도전형 제1반도체 영역 및 비트선에 접속되며 타측의 소오스/드레인 영역이 되는 제2도전형 제2반도체 영역을 각각 제1도전형 제1반도체 영역 및 제1도전형 제2반도체 영역보다 얕게 형성하므로 제1도전형 제1반도체 영역 및 제1도전형 제2반도체 영역이 각각 제2도전형 제1반도체영역 및 제2도전형 제2반도체 영역에 접하도록 형성되고 다시 제1도전형 제1반도체의 영역의 게이트 전극측의 측벽이 제2도전형 제1반도체 영역의 내부에 제1도전형 제2반도체 영역의 게이트 전극측의 측벽이 제2도전형 제2반도체 영역의 내부에 위치하도록 한다.
이때문에 제2도전형 제1반도체 영역과 제 1 도전형 제1반도체 영역 간 및 제2도전형 제2반도체 영역과 제1도전형 제2반도체 영역간의 각각에 형성되는 공핍층이 좁게되어 제2도전형 제1반도체 영역 및 제2도전형 제2반도체 영역의 용량이 커지게 되고 제2도전형 제1반도체 영역 및 제2도전형 제2반도체 영역에 축적되는 "0", "1"에 대응하는 전자의 수의 차가 커져서 제2도전형 제1반도체 영역 및 제2도전형 제2반도체 영역은 α선의 입사에 의하여 생성되는 전자에 대하여 여유를 가질 수 있게 된다.
또한 반도체 기판에서 확산되는 전자는 제1도전형 제1반도체 영역 및 제1도전형 제2반도체 영역에서 수명이 짧게 되어 제2도전형 제1반도체 영역 및 제2도전형 제2반도체 영역에 도달하기가 어렵게 된다. 또한 반도체 기판과 제1도전형 제1반도체 영역 및 제1도전형 제2반도체 영역과의 계면에 전자에 대한 포텐셜베리어가 형성되기 때문에 반도체 기판에서 확산되는 전자 중에서 에너지가 적은 것은 이 배리어에 의하여 통과하지 못하게 된다.
또한 트랜스퍼 게이트 트랜지스터는 기생 트랜지스터를 갖는 일없이 안정되게 동작할 수 있다.
다음에서 본 발명의 실시예를 도면에 따라 설명한다. 더우기 이 실시예의 설명에 있어 종래의 기술설명과 중복된 부분은 그 설명을 생략한다.
제 1 도는 본 발명의 실시예에 의한 반도체 기억장치의 메모리셀 주변부의 구조를 표시한 단면도이다. 이 메모리셀 주변부의 구성이 제 3 도의 메모리셀 주변부의 구성과 상이한 점은 다음과 같다.
즉, P-형 반도체 기판(1)상에 일측의 소오스/드레인 영역이 되는 n+형 영역(80a)에 접하도록 하여 P+형 영역(11)과 연속하게 하며 기판의 불순물 농도보다 불순물농도가 1자리 이상 P+형 영역(120a)이 형성되어 있고 다시 이 P+형 영역(120a)의 제 2 게이트 전극(3a)측의 측벽이 n+형 영역 (80a)의 내부에 위치하도록 되어 있다. 또한 P-형 반도체 기판(1)상에 비트선에 접속되어 타측의 소오소/드레인 영역이 되는 n+형 영역(81a)에 접하도록 기판의 불순물 농도보다 불순물 농도가 1자리 이상 높은 P+형 영역(121a)이 형성되어 있고 다시 이 P+형 영역(121a)의 제 2 게이트 전극(3a)측의 측벽이 n+형 영역(81a)의 내부에 위치하도록 되어 있다.
이때, P_형 반도체 기판(1)의 불순물 농도는 예를 들면 1×1014∼1×1016Cm-3정도이고, P+형 영역(120a)(121a)의 불순물 농도는 예를 들면 1×1015∼1×1017Cm-3정도이다.
다음에 제 2a 도∼제 2d 도를 사용하여 이 메모리셀 주변부의 제조방법에 대하여 설명한다. 우선 P_형 반도체 기판(1)상에 P+형 영역(10)을 형성하고 P+형 영역(10)상에 분리 절연막(9)을 형성한다. 계속하여 P_형 반도체 기판(1)상에 P+형 영역(11)을 형성하고 P+형 영역(11)상에 n+형 영역(6)을 형성한다. 이때 P_형 반도체 기판(1)상에 먼저 n+형 영역(6)을 형성하고 이후 P+형 영역(11)을 형성하도록 하여도 된다. 이어서 n+형 영역(6)상 및 분리 절연막(9)상에 제1게이트 절연막(4)을 형성하고, 제1게이트 절연막(4)상에 제1게이트 전극(2)을 형성한다.
이와같이 하여 종래방법에 의하여 분리영역 및 메모리셀 영역을 형성한 후 P_형 반도체 기판(1)상의 트랜스퍼 게이트 트랜지스터를 형성하여야 할 영역에 절연막(도시없음)을 형성하고 이 절연막상에 예를 들면 CVD법에 의하여 폴리실리콘막(도시없음)을 형성하고 이후에 이 폴리실리콘 막상에 레지스트막 패턴(13)을 형성한다.
계속하여 레지스트막 패턴(13)을 마스크로 하여 상기 실리콘막 및 상기 절연막을 선택 에칭하여 제2게이트전극(3),제2게이트 절연막(5)을 형성한다.
이때 제2게이트 전극(3), 제2게이트 절연막(5)의 폭이 소정의 설정치수보다 1㎛ 정도 크게되도록 레지스트막 패턴(13)의 폭을 적절하게 선정하여 두는 것으로 한다.
다음에 레지스트막 패턴(13), 제1게이트 전극(2)을 마스크로 하여 P_형 반도체 기판(1)의 노출된 표면에서 P형 불순물인 B를 이 기판에 이온주입하여 P+형 영역(120)(121)을 형성한다(제 2a 도).
다음에 제2게이트 전극(3), 제2게이트 절연막(5)의 폭이 소정의 설정치수가 될때까지 그들의 측벽을 오우버 에칭하여 제2게이트 전극(3a), 이 제2게이트 절연막(5a)을 형성한다(제 2b 도).
다음에 레지스트막 패턴(13)을 제거하고 제2게이트(3a), 제1게이트 전극(2)을 마스크로 하여 P+형 영역(120)의 표면, P+형 영역(121)의 표면 및 P_형 반도체 기판(1)의 노출된 표면에서 n형 불순물인 As를 P+형 영역(120)(121), P_형 반도체 기판(1)에 이온주입하여 일측의소오스/드레인 영역이 되는 n+형 영역(80) 및 비트선에 접속되어 타측의 소오스/드레인 영역이 되는 n+형 영역(81)을 형성한다(제 2c 도).
다음에 n+형 영역(80)(81) 및 P+형 영역(120)(121)을 포함하는 영역을 900℃∼950℃정도의 온도로 열처리하여 n+형 영역(80)(81) 및 P+형 영역(120)(121)을 활성화하고 확산하면 n+형 영역(80a)(81b) 및 P+형 영역(120a)(121b)이 형성된다.
여기에서 이 최종 열처리의 결과 P+형 영역(120a)(121b)의 기피가 각각 n+형 영역(80a)(81a)의 접합깊이보다 깊게되도록 P+형영역(120a)의 제2게이트 전극(3a)측의 측벽이 n+형 영역(80a)의 내부에 위치하도록 또한 P+형(121a)의 제2게이트 전극(3a)측의 측벽이 n+형 영역(81a)의 내부에 위치하도록 또한 P+형 영역(120a)(121a)의 불순물 농도가 P_형 반도체 기판(1)의 불순물 농도보다 1자리 이상 높게 되도록 P형 불순물의 이온주입 조건을 설정하여 두는 것으로 한다(제 2d 도).
다음에 n+형 영역(81a)의 표면에서 n형 불순물을 n+형 영역(81a), P+형 영역(121a)에 이온주입하여 n+형 영역(81a)의 중앙부에 볼록부(7)를 형성하면 제1도에 표시된 구조의 메모리셀 주변부가 완성된다.
다음에 이 메모리셀 주변부의 동작에 대하여 설명한다. 상기한 비트선 모우드시의 소프트에러는 칩 내에 α선 등의 방사선이 입사된 때에 생성되는 전자 정공대 중에 전자가 n+형 영역(80a)이나 (81a)에 수집되어서 야기된다.
즉, 챕내에 입사된 α선은 에너지를 상실하여 정지할 때까지 그 비정에 따라 다수의 전자정공대를 생성하고 n+형 영역(80a)과 P+형 영역(120a), P_형 반도체 기판(1)간의 공핍층 및 n+형 영역(81a)과 P+형 영역(121a), P_형 반도체 기판(1)간의 공핍층 내에서 생성된 전자 정공대는 이들 공핍층 내부의 전장에 의하여 즉시 분리되며 전자는 n+형 영역(80a)(81a)에 수집되며 정공은 P_형 반도체 기판(1)을 통하여 흘러 떨어진다.
또한 n+형 영역(80a)(81a)의 내부에서 생성된 전자 정공대는 재결합하기 위하여 전자의 증감에는 전혀 기여하지 않고 P_형 반도체 기판(1)의 내부에서 생성된 전자 정공대는 확산에 의하여 상기 공핍층에 도달한 전자만이 n+형 영역(80a)(81a)에 수집되어서 소프트 에러를 야기하고 다른 것은 P_형 반도체 기판(1)내에서 재결합되게 된다.
따라서 본 실시예에 의한 메모리셀 주변부에 있어서는 n+형 영역(80a) 및 (81a)의 각각에 접하도록 P_형 반도체 기판(1)의 불순물 농도보다 불순물 농도가 한자리 높은 P+형 영역(120a) 및 (121a)가 형성되므로 n+형 영역(80a)과 P+형 영역(120a)간 및 n+형 영역 (21a)과 P+형영역(121a)간에 형성되는 공핍층의 폭이 좁게 되어 n+형 영역(80a) 및 (81a)의 용량이 커지게 된다.
이때문에 n+형 영역(80a) 및 (81a)에 축적되는 "0", "1"에 대응하는 전자의 수의 차가 커져서 n+형 영역(80a) 및 (81a)는 α선의 입사에 의하여 생성되는 전자에 대하여 여유를 가질 수 있다. 또한 P_형 반도체 기판(1)에서 확산되는 전자는 P+형 영역(120a) 및 (121a)에서 수명이 짧게 되어 n+형 영역(80a) 및 (81a)에 도달하기 어렵게 된다.
또한 P+형 영역(120a)과 P_형 반도체 기판(1)과의 계면 및 P+형 영역(121a)과 P_형 반도체 기판(1)과의 계면에 전자에 대한 포텐셜 배리어가 형성되기 때문에 P_형 반도체 기판(1)에서 확산되는 전자중의 에너지가 적은 것은 이 배리어에 의하여 통과할 수 없게 된다. 이와같이 하여 비트선 모드의 소프트 에러의 발생을 제거할 수 있다.
또한 P+형 영역(120a)의 제2게이트 전극(3a)측의 측벽은 n+형 영역(80a)의 내부에 위치하도록 되며 P+형 영역(121a)의 제2게이트 전극(3a)측의 측벽은 n+형 영역(81a)의 내부에 위치하도록 되므로 트랜스퍼 게이트 트랜지스터에 기생 pnp 트랜지스터가 생기는 일은 없고 트랜스퍼 게이트 트랜지스터는 안정되게 동작할 수가 있다.
또한 상기 실시예에서 표시된 바와같이 비트선에 접속되는 n+형 영역(81a)은 P+형 영역(121a)과 접하여 있으므로 접합의 공핍층 용량이 증가하고 비트선의 부유용량 CB가 커지게 된다.
센스앰프로 검출되는 신호전압 V는 VD를 트랜스퍼 게이트 트랜지스터의 게이트 전압, Vr를 트랜스퍼 게이트 트랜지스터의 드레시홀드전압, CS는 메모리셀 용량으로 하여 V=(VD-Vr)/{1+(CB/CS)}으로 부여되므로 부유용량 C...가 커지게 되면 신호전압이 작게 되고 기억장치로서의 동작이 불안정하게 된다.
이때문에 부유용량 CB가 커지게 되는 것을 억제할 필요가 있고 부유용량 CB를 저감하기 위하여 비트선하측의 층간 절연막이나 비트선 상측의 보호막을 유전율이 낮은 예를 들면 산화실리콘막이나 인 유리막으로 하는 것이 본 발명에서는 특히 좋다.
더우기 상기 실시예에서는 n+형 영역(80a)(81a)에 접하도록 P+형 영역(121a)(121a)을 형성하는 것을 예시하였지만 센스앰프의 n+형 영역 및 주변회로의 형 영역에 접하도록 P+형 영역을 형성하였으므로서 이들의 영역에서 발생하는 소프트 에러도 절감할 수가 있다. 또한 상기 실시예는 다이나믹 RAM에 적용한 경우이지만 본 발명은 스태틱 RAM에 대하여도 동일하게 적용이 가능한 외에 n채널이 p채널의 경우에도 MOS 디바이스가 아니고 바이폴러 디바이스에도 각각 적용할 수가 있다.
상기한 바와 같이 본 발명에 의하면 제1도 전형의 불순물을 레지스트막 패턴을 마스크로 하여 제1도전형의 반도체 기판에 이온주입함으로서 반도체 기판의 불순물 농도보다 불순물 농도가 높은 제1도전형 제1반도체 영역 및 제1도전형 제2반도체 영역을 형성하고 이후에 제2도전형 불순물을 레지스트막 패턴의 폭보다도 좁은 폭의 게이트 전극을 마스크로 하여 제1도전형 제1반도체 영역, 제1도전형 제2반도체 영역 및 비트선에 접속되어 타측의 소오스/드레인 영역이 되는 제2도전형 제2반도체 영역을 각각 제1도전형 제1반도체영역 및 제1도전형 제1반도체 영역보다 얕게 형성하므로 제1도전형 제1반도체 영역 및 제1도전형 제2반도체 영역이 각각 제2도전형 제1반도체 영역 및 제2도전형 제2반도체 영역에 접하도록 형성되고 다시 제1도전형 제1반도체 영역의 게이트 전극 측의 측벽이 제2도전형 제1반도체 영역의 내부에 제1도전형 제2반도체 영역의 게이트 전극측의 측벽이 제2도전형 제2반도체 영역의 내부에 위치하게 된다.
이 때문에 미세화 구조로 되어 있어서 트랜지스터 특성을 손상하지 않고 단순한 구조로 α선 등의 방사선에 의한 소프트 에러를 제거할 수 있는 반도체 기억장치를 제조할 수 있는 것이다.
Claims (4)
- 제1도전형의 반도체 기판(1)상에 정보를 기억하기 위한 제2도전형의 전하 측적 영역(6)과 이 전하 축적 영역에 축적된 전하를 비트선에 판독하기 위한 트랜스퍼 게이트 트랜지스터와를 구비한 반도체 기억장치의 제조방법으로서 전기 반도체 기판(1)상의 전기 트랜스퍼 게이트 트랜지스터를 형서하여야할 영역에 절연막을 형성하는 공정과 전기 절연막상에 폴리실리콘(2)을 형성하는 공정과 상기 전기 폴리실리콘막상의 소정부에 레지스트막(13) 패턴을 형성하는 공정과 전기 레지스트막 패턴을 마스크로 하여 전기 폴리실리콘막 및 전기 절연막을 선택 에칭하여 전기 반도체 기판상에 게이트 절연막 및 이 게이트 절연막상에 게이트 전극(3)을 형성하는 공정과 전기 레지스트막 패턴을 마스크로 하여 전기 반도체 기판의 노출된 표면에서 제1도전형의 불순물을 이온주입하여 전기 게이트 전극의 일측의 측부 및 타측의 측부의 전기 반도체 기판상에 이 반도체 기판의 불순물 농도보다 불순물 농도가 높은 제1도전형 제1반도체 영역 및 제1도전형 제2반도체 영역을 형성하는 공정과 전기 게이트 전극 및 게이트 절연막의 측벽을 에칭하여 이 게이트 전극 및 이 게이트 절연막의 새롭게 형성된 측벽이 전기 레지스트막의 측벽의 내측이 되도록 하는 공정과 전기 레지스트막 패턴을 제거한 후 전기 게이트 전극을 마스크로하여 전기 제1도전형 제1반도체 영역의 표면과 전기 제1도전형 제2반도체 영역의 표면 및 전기 반도체 기판의 노출된 표면에서 제2도전형의 불순물을 이온 주입하여 전기 측벽이 에칭된 게이트 전극의 일측 측부의 전기 제1도전형 제1반도체 영역상 및 전기 반도체 기판상에 전기 전하 축적 영역과 연속되게 하고 전기 제1도전형 제1반도체 깊이보다 얕어지도록 하며 일측의 소오스/드레인 영역이 되는 제 2 도전형 제 1 반도체 영역을 형성하고 영역의 전기 측벽이 에칭된 게이트 전극의 타측 측부의 전기 제1도전형 제2반도체 영역상 및 전기 반도체 기판상에 전기 제 1 도전형 제 2 반도체 영역의 깊이보다 얕어지도록 비트선에 접속되며 타측의 소오스/드레인 영역이 되는 제2도전형 제2반도체 영역을 형성하는 공정과 전기 제2도전형 제1반도체 영역, 전기 제2도전형 제2반도체 영역, 전기 제1도전형 제1반도체 영역 및 전기 제1도전형 제2반도체 영역을 열처리하여 이들이 영역을 활성화하고 또한 확산하는 공정과를 포함하는 반도체 기억장치의 제조방법.
- 제 1 항에 있어서 전기 반도체 기판의 불순물 농도는 1×1014∼1×1016Cm-3이고 전기 제1도전형 제1반도체 영역 및 전기 제1도전형 제2반도체 영역의 불순물 농도는 1×1015∼1×1017Cm-3인 반도체 기억장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서 전기 제 2 도전형 제 2반도체 영역과 전기 비트선 간에 실리콘 산화막 또는 인유리막으로된 저유전율의 층간 절연물을 형성하는 공정을 포함하는 반도체 기억장치의 제조방법.
- 제 3 항에 있어서 전기 비트선 상에 실리콘 산화막 또는 인유리막으로된 저유전율의 보호막을 형성하는 공정을 포함하는 반도체 기억장치의 제조방법.
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