JP2886183B2 - フィールド分離絶縁膜の製造方法 - Google Patents
フィールド分離絶縁膜の製造方法Info
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置のフィールド分離絶縁膜に関
し、特に半導体基板上に素子形成領域の有効面積を増大
させ、かつ絶縁分離機能を達成し得るフィールド分離絶
縁膜の構造およびその製造方法に関するものであり、さ
らに該フィールド分離絶縁膜を用いた半導体装置の構造
に関するものである。
し、特に半導体基板上に素子形成領域の有効面積を増大
させ、かつ絶縁分離機能を達成し得るフィールド分離絶
縁膜の構造およびその製造方法に関するものであり、さ
らに該フィールド分離絶縁膜を用いた半導体装置の構造
に関するものである。
［従来の技術］ 一般に、半導体装置はシリコン基板表面上に多数の半
導体素子が配設されて大規模な集積回路を構成してい
る。そして、半導体素子の各々は半導体基板表面上の所
定位置に形成されたフィールド分離酸化膜によって電気
的に絶縁分離されている。
導体素子が配設されて大規模な集積回路を構成してい
る。そして、半導体素子の各々は半導体基板表面上の所
定位置に形成されたフィールド分離酸化膜によって電気
的に絶縁分離されている。
第６図は、LOCOS（Local Oxidation of Silicon）法
による従来のフィールド分離酸化膜の断面図である。そ
して、第7A図ないし第7D図は第６図に示したフィールド
分離酸化膜の製造工程断面図である。以下、これらの図
を参照して従来のフィールト分離酸化の構造について説
明する。
による従来のフィールド分離酸化膜の断面図である。そ
して、第7A図ないし第7D図は第６図に示したフィールド
分離酸化膜の製造工程断面図である。以下、これらの図
を参照して従来のフィールト分離酸化の構造について説
明する。
まず第7A図に示すように、半導体基板１の表面上にシ
リコン酸化膜などの下敷酸化膜２を形成する。さらにそ
の上に耐酸化性のあるシリコン窒化膜（Si3N4）３を積
層する。
リコン酸化膜などの下敷酸化膜２を形成する。さらにそ
の上に耐酸化性のあるシリコン窒化膜（Si3N4）３を積
層する。
次に、第7B図に示すように、シリコン窒化膜３の表面
上にレジスト４を塗布し所定の形状にパターニングす
る。そして、このレジスト４をマスクとしてシリコン窒
化膜３を選択的にエッチング除去する。
上にレジスト４を塗布し所定の形状にパターニングす
る。そして、このレジスト４をマスクとしてシリコン窒
化膜３を選択的にエッチング除去する。
さらに、第7C図に示すように、エッチングによりパタ
ーニングされたシリコン窒化膜３をマスクとして酸化を
行なうと、マスクされた下敷酸化膜２はほとんど厚さが
変わらないが、露出された下敷酸化膜２およびその下部
の半導体基板１表面にその膜厚が厚く成長したフィール
ド分離酸化膜５が形成される。
ーニングされたシリコン窒化膜３をマスクとして酸化を
行なうと、マスクされた下敷酸化膜２はほとんど厚さが
変わらないが、露出された下敷酸化膜２およびその下部
の半導体基板１表面にその膜厚が厚く成長したフィール
ド分離酸化膜５が形成される。
その後、第7D図に示すように、シリコン窒化膜３を除
去することによって、半導体基板１表面上にフィールド
分離酸化膜５が形成される。
去することによって、半導体基板１表面上にフィールド
分離酸化膜５が形成される。
第６図を参照して、フィールド分離酸化膜５の間に位
置する半導体基板１の表面領域は素子形成領域６を構成
する。さらに、フィールド分離酸化膜５の両端には素子
形成領域６に向かって延びるバーズビークと呼ばれる嘴
状の酸化膜領域７を形成される。このバーズビーク７は
素子形成領域６の有効面積を縮小する。しかも、絶縁分
離特性の向上のためにフィールド分離酸化膜５の膜厚を
厚く形成するほどバーズビーク７の領域が拡大する。こ
のバーズビーク７の発生は半導体装置の高集積化におい
て大きな阻害要因となっている。
置する半導体基板１の表面領域は素子形成領域６を構成
する。さらに、フィールド分離酸化膜５の両端には素子
形成領域６に向かって延びるバーズビークと呼ばれる嘴
状の酸化膜領域７を形成される。このバーズビーク７は
素子形成領域６の有効面積を縮小する。しかも、絶縁分
離特性の向上のためにフィールド分離酸化膜５の膜厚を
厚く形成するほどバーズビーク７の領域が拡大する。こ
のバーズビーク７の発生は半導体装置の高集積化におい
て大きな阻害要因となっている。
このような従来のフィールド分離酸化膜５を有する半
導体装置の例としてDRAM（Dynamic Random Access Memo
ry）について第８図および第９図を用いて説明する。第
８図は、DRAMのメモリセルアレイの部分平面図である。
そして、第９図は、第８図中の切断線Ａ−Ａの方向から
の断面構造図である。第８図および第９図を参照して、
DRAMのメモリセルアレイ８は１ビット分の記憶情報を蓄
積するメモリセル９が複数個行列状に配列されて構成さ
れている。半導体基板１の表面上には平行に延びる複数
のワード線10と、このワード線10に直交する方向に平行
に延びた複数のビット線11が形成されている。さらに、
ワード線10の上層部にはこの複数のワード線10に一致す
る方向に複数の補助ワード線12が形成されている。補助
ワード線12はワード線10に対しその長手方向の数箇所で
電気的に導通されている（図示せず）。ワード線10とビ
ット線11との交差部近傍にはメモリセル９が形成されて
いる。メモリセル９は１つのMOSトランジスタ13と１つ
のキャパシタ14とから構成される。MOSトランジスタ13
のゲート電極10aはワード線10の一部で構成されてい
る。ゲート電極10aの下層にはゲート酸化膜15が形成さ
れている。さらに、ゲート電極10aの両側に位置する半
導体基板１表面にはソース・ドレイン領域16、16が形成
されている。ビット線11はコンタクトホール17を介して
MOSトランジスタ13のソース・ドレイン領域16、16の一
方側に電気的に接続されている。キャパシタ14は半導体
基板１表面上に形成された絶縁膜18と、さらにその表面
上に形成されたポリシリコン層からなる電極層19とから
構成される。第９図を参照して、キャパシタ14はその両
側に位置する半導体基板１表面上に形成されたフィール
ド分離酸化膜５、５の間の半導体基板１表面上に形成さ
れている。そして、絶縁膜18と電極層19および半導体基
板１表面との対向面積によって電荷蓄積容量が決定され
る。
導体装置の例としてDRAM（Dynamic Random Access Memo
ry）について第８図および第９図を用いて説明する。第
８図は、DRAMのメモリセルアレイの部分平面図である。
そして、第９図は、第８図中の切断線Ａ−Ａの方向から
の断面構造図である。第８図および第９図を参照して、
DRAMのメモリセルアレイ８は１ビット分の記憶情報を蓄
積するメモリセル９が複数個行列状に配列されて構成さ
れている。半導体基板１の表面上には平行に延びる複数
のワード線10と、このワード線10に直交する方向に平行
に延びた複数のビット線11が形成されている。さらに、
ワード線10の上層部にはこの複数のワード線10に一致す
る方向に複数の補助ワード線12が形成されている。補助
ワード線12はワード線10に対しその長手方向の数箇所で
電気的に導通されている（図示せず）。ワード線10とビ
ット線11との交差部近傍にはメモリセル９が形成されて
いる。メモリセル９は１つのMOSトランジスタ13と１つ
のキャパシタ14とから構成される。MOSトランジスタ13
のゲート電極10aはワード線10の一部で構成されてい
る。ゲート電極10aの下層にはゲート酸化膜15が形成さ
れている。さらに、ゲート電極10aの両側に位置する半
導体基板１表面にはソース・ドレイン領域16、16が形成
されている。ビット線11はコンタクトホール17を介して
MOSトランジスタ13のソース・ドレイン領域16、16の一
方側に電気的に接続されている。キャパシタ14は半導体
基板１表面上に形成された絶縁膜18と、さらにその表面
上に形成されたポリシリコン層からなる電極層19とから
構成される。第９図を参照して、キャパシタ14はその両
側に位置する半導体基板１表面上に形成されたフィール
ド分離酸化膜５、５の間の半導体基板１表面上に形成さ
れている。そして、絶縁膜18と電極層19および半導体基
板１表面との対向面積によって電荷蓄積容量が決定され
る。
［発明が解決しようとする課題］ 上記のように、従来のフィールド分離酸化膜５はバー
ズビーク７の発生による素子形成領域の圧迫が問題とな
っていた。そして、この問題は特に上記のようなプレー
ナ型のキャパシタ14を有するDRAMのメモリセル構造にお
いて重大な問題となる。すなわち、通常DRAMのキャパシ
タ14は記憶情報の電荷を蓄積するための所定の容量を維
持することが要求される。ところが、近年の半導体装置
の高集積化に伴なって半導体基板１の表面上に形成され
るキャパシタ14の平面占有面積も縮小化されている。こ
れによってプレーナ型のキャパシタ14の容量は低下傾向
にある。さらに、フィールド分離酸化膜５のバーズビー
ク７がキャパシタ14の形成領域を圧迫しキャパシタ14の
容量低下に拍車をかけている。
ズビーク７の発生による素子形成領域の圧迫が問題とな
っていた。そして、この問題は特に上記のようなプレー
ナ型のキャパシタ14を有するDRAMのメモリセル構造にお
いて重大な問題となる。すなわち、通常DRAMのキャパシ
タ14は記憶情報の電荷を蓄積するための所定の容量を維
持することが要求される。ところが、近年の半導体装置
の高集積化に伴なって半導体基板１の表面上に形成され
るキャパシタ14の平面占有面積も縮小化されている。こ
れによってプレーナ型のキャパシタ14の容量は低下傾向
にある。さらに、フィールド分離酸化膜５のバーズビー
ク７がキャパシタ14の形成領域を圧迫しキャパシタ14の
容量低下に拍車をかけている。
この発明は、上記のような問題点を解消するためにな
されたもので、分離耐圧は従来同様に高くすることがで
きるとともに、所定の素子形成領域の実効面積を増大さ
せ得るフィールド分離絶縁膜およびその製造方法を提供
することを目的とし、さらに該フィールド分離絶縁膜を
用いてキャパシタ容量を大きく維持し得る半導体記憶装
置を提供することを目的とする。
されたもので、分離耐圧は従来同様に高くすることがで
きるとともに、所定の素子形成領域の実効面積を増大さ
せ得るフィールド分離絶縁膜およびその製造方法を提供
することを目的とし、さらに該フィールド分離絶縁膜を
用いてキャパシタ容量を大きく維持し得る半導体記憶装
置を提供することを目的とする。
［課題を解決するための手段］ この発明によるフィールド分離絶縁膜の製造方法は、
以下の工程を備えている。
以下の工程を備えている。
a. 半導体基板の主表面上にシリコン酸化膜を形成する
工程。
工程。
b. シリコン酸化膜上にシリコン窒化膜を形成する工
程。
程。
c. シリコン窒化膜上にレジスタを塗布し、所定の形状
にパターニングする工程。
にパターニングする工程。
d. パターニングされたレジストをマスクとしてシリコ
ン窒化膜をエッチングする工程。
ン窒化膜をエッチングする工程。
e. 選択的にエッチングされたシリコン窒化膜をマスク
としてシリコン基板表面を選択的に酸化しフィールド分
離酸化膜を形成する工程。
としてシリコン基板表面を選択的に酸化しフィールド分
離酸化膜を形成する工程。
f. シリコン窒化膜を除去する工程。
g. フィールド分離絶縁膜およびシリコン酸化膜の表面
をウェットエッチングする工程。
をウェットエッチングする工程。
h. ウェットエッチングにより新しい表面が露出したシ
リコン酸化膜およびフィールド分離絶縁膜の表面上にレ
ジストを塗布し、所定の形状にパターニングすることに
よって少なくともその一部がフィールド分離絶縁膜の表
面上の一部を覆うレジストマスクを形成する工程。
リコン酸化膜およびフィールド分離絶縁膜の表面上にレ
ジストを塗布し、所定の形状にパターニングすることに
よって少なくともその一部がフィールド分離絶縁膜の表
面上の一部を覆うレジストマスクを形成する工程。
i. レジストマスクを用いてエッチングし、シリコン酸
化膜およびフィールド分離絶縁膜の一部を選択的に除去
する工程。
化膜およびフィールド分離絶縁膜の一部を選択的に除去
する工程。
［作用］ この発明におけるフィールド分離絶縁膜の製造方法
は、シリコン窒化膜をマスクとして選択的酸化によりフ
ィールド分離酸化膜を形成した後、シリコン窒化膜を除
去し、さらにフィールド分離酸化膜が形成された基板表
面をウェットエッチング除去している。シリコン窒化膜
の除去はエッチングにより行なわれる。このエッチング
工程においてはシリコン窒化膜下のシリコン酸化膜ある
いは表面が露出したフィールド分離酸化膜の表面がエッ
チング液にさらされ荒れた状態となる。したがって、こ
の後ウェットエッチングにより荒れた表面を除去するこ
とにより新しい滑らかな表面を露出させることができ
る。そして、この新しい露出表面はレジストを塗布した
際の密着性が向上する。このためにレジストの微細パタ
ーンを形成した場合でもパターニング工程などにおいて
剥離したりすることを防止でき、素子の微細パターンの
加工精度が向上する。特に、フィールド分離酸化膜上の
所定領域のみレジストパターンを形成し、このレジスト
をマスクとしてフィールド分離酸化膜を部分的にエッチ
ング除去する工程が確実に精度良く構成される。
は、シリコン窒化膜をマスクとして選択的酸化によりフ
ィールド分離酸化膜を形成した後、シリコン窒化膜を除
去し、さらにフィールド分離酸化膜が形成された基板表
面をウェットエッチング除去している。シリコン窒化膜
の除去はエッチングにより行なわれる。このエッチング
工程においてはシリコン窒化膜下のシリコン酸化膜ある
いは表面が露出したフィールド分離酸化膜の表面がエッ
チング液にさらされ荒れた状態となる。したがって、こ
の後ウェットエッチングにより荒れた表面を除去するこ
とにより新しい滑らかな表面を露出させることができ
る。そして、この新しい露出表面はレジストを塗布した
際の密着性が向上する。このためにレジストの微細パタ
ーンを形成した場合でもパターニング工程などにおいて
剥離したりすることを防止でき、素子の微細パターンの
加工精度が向上する。特に、フィールド分離酸化膜上の
所定領域のみレジストパターンを形成し、このレジスト
をマスクとしてフィールド分離酸化膜を部分的にエッチ
ング除去する工程が確実に精度良く構成される。
［実施例］ 以下、この発明の一実施例を図を用いて説明する。第
１図はこの発明の一実施例によるフィールド分離酸化膜
の断面図である。第１図を参照して、半導体基板１表面
の所定領域に本発明によるフィールド分離酸化膜5a、5a
（以下、非対称フィールド分離酸化膜と称す。）が形成
されている。この非対称フィールド分離酸化膜5a、5aに
囲まれる半導体基板１表面の領域は各々素子形成領域6
a、6bを構成する。非対称フィールド分離酸化膜5a、5a
は所定の素子形成領域6aと他の素子形成領域6bに接する
側で異なる断面形状を有している。すなわち、所定の素
子形成領域6a側ではフィールド分離酸化膜５の一部が除
去され、半導体基板１の表面領域が拡大されている。ま
た他の素子形成領域6b側ではフィールド分離酸化膜５の
膜厚が厚く形成されており、十分な絶縁分離耐圧を保持
するように形成されている。
１図はこの発明の一実施例によるフィールド分離酸化膜
の断面図である。第１図を参照して、半導体基板１表面
の所定領域に本発明によるフィールド分離酸化膜5a、5a
（以下、非対称フィールド分離酸化膜と称す。）が形成
されている。この非対称フィールド分離酸化膜5a、5aに
囲まれる半導体基板１表面の領域は各々素子形成領域6
a、6bを構成する。非対称フィールド分離酸化膜5a、5a
は所定の素子形成領域6aと他の素子形成領域6bに接する
側で異なる断面形状を有している。すなわち、所定の素
子形成領域6a側ではフィールド分離酸化膜５の一部が除
去され、半導体基板１の表面領域が拡大されている。ま
た他の素子形成領域6b側ではフィールド分離酸化膜５の
膜厚が厚く形成されており、十分な絶縁分離耐圧を保持
するように形成されている。
このような非対称フィールド分離酸化膜構造を構成す
ることにより、特にバーズビークなどの形成により素子
形成領域が減少することが問題となる領域での素子形成
領域の実効面積を増大させ、かつ隣接する素子形成領域
の素子間の絶縁分離を確実に行なわせ得ることができ
る。
ることにより、特にバーズビークなどの形成により素子
形成領域が減少することが問題となる領域での素子形成
領域の実効面積を増大させ、かつ隣接する素子形成領域
の素子間の絶縁分離を確実に行なわせ得ることができ
る。
次に、上記の非対称フィールド分離酸化膜構造を用い
たDRAMの構造について説明する。第２図は、DRAMのメモ
リセルアレイの部分平面図であり、第3A図は、第２図中
の切断線III−IIIに沿った方向からの断面構造図、また
第3B図は、切断線IV−IVに沿った方向からの断面構造図
を示している。これらの図を参照して、メモリセルアレ
イ８は平行に延びた複数のワード線10と、このワード線
10に直交する方向に平行に延びた複数のビット数11とを
含む。ワード線10の上層部には、このワード線10に一致
する方向に延びた複数の補助ワード線12が形成されてい
る。補助ワード線12はその長手方向の数箇所でワード線
10に電気的に接続されている。ワード線10とビット線11
との交差部近傍にはメモリセル９が複数個配列されてい
る。メモリセル９は１つのMOSトランジスタ13と１つの
キャパシタ14とからなる。MOSトランジスタ13は半導体
基板１表面に形成されたゲート酸化膜15とさらにその上
部に形成されたゲート電極10aとを含む。ゲート電極10a
はワード線10の一部分で構成されている。さらにゲート
電極10aに自己整合する位置関係で半導体基板１表面に
形成されたソース・ドレイン領域16、16を含む。キャパ
シタ14は半導体基板１表面に形成された絶縁膜18と、そ
の上部に積層されたポリシリコンからなる電極層19とを
含む。絶縁膜18の下部に位置する半導体基板１表面には
半導体基板１と同じ導電型を有する不純物領域20aと、
半導体基板１と逆の導電型を有する高濃度の不純物領域
20b形成されている。この不純物領域20a、20bはいわゆ
るHiC構造を構成し、キャパシタ14は容量の増大を図っ
ている。また、ビット線11はコンタクトホール17を介し
てMOSトランジスタ13の一方のソース・ドレイン領域16
に接続されている。半導体基板１の上層部およびビット
線11、補助ワード線12間は層間絶縁膜21で絶縁されてい
る。さらに補助ワード線12の表面上はシリコーン窒化膜
22が形成されている。
たDRAMの構造について説明する。第２図は、DRAMのメモ
リセルアレイの部分平面図であり、第3A図は、第２図中
の切断線III−IIIに沿った方向からの断面構造図、また
第3B図は、切断線IV−IVに沿った方向からの断面構造図
を示している。これらの図を参照して、メモリセルアレ
イ８は平行に延びた複数のワード線10と、このワード線
10に直交する方向に平行に延びた複数のビット数11とを
含む。ワード線10の上層部には、このワード線10に一致
する方向に延びた複数の補助ワード線12が形成されてい
る。補助ワード線12はその長手方向の数箇所でワード線
10に電気的に接続されている。ワード線10とビット線11
との交差部近傍にはメモリセル９が複数個配列されてい
る。メモリセル９は１つのMOSトランジスタ13と１つの
キャパシタ14とからなる。MOSトランジスタ13は半導体
基板１表面に形成されたゲート酸化膜15とさらにその上
部に形成されたゲート電極10aとを含む。ゲート電極10a
はワード線10の一部分で構成されている。さらにゲート
電極10aに自己整合する位置関係で半導体基板１表面に
形成されたソース・ドレイン領域16、16を含む。キャパ
シタ14は半導体基板１表面に形成された絶縁膜18と、そ
の上部に積層されたポリシリコンからなる電極層19とを
含む。絶縁膜18の下部に位置する半導体基板１表面には
半導体基板１と同じ導電型を有する不純物領域20aと、
半導体基板１と逆の導電型を有する高濃度の不純物領域
20b形成されている。この不純物領域20a、20bはいわゆ
るHiC構造を構成し、キャパシタ14は容量の増大を図っ
ている。また、ビット線11はコンタクトホール17を介し
てMOSトランジスタ13の一方のソース・ドレイン領域16
に接続されている。半導体基板１の上層部およびビット
線11、補助ワード線12間は層間絶縁膜21で絶縁されてい
る。さらに補助ワード線12の表面上はシリコーン窒化膜
22が形成されている。
上記のような構造において、各々のメモリセル９、９
間は非対称フィールド分離酸化膜５によって絶縁分離さ
れている。第3A図に示すように、非対称フィールド分離
酸化膜5aはキャパシタ14が形成される素子形成領域6a側
にフィールド分離酸化膜の一部が除去された部分が対向
して形成されている。このような非対称フィールド分離
酸化膜5aをキャパシタ14の形成領域に適用すると、キャ
パシタ14の絶縁膜18を介して半導体基板１の表面と上部
の電極層19との対向面積が従来のものに比べて増大す
る。対向面積の増大はキャパシタの容量を増大させる。
これによって、従来のDRAMのキャパシタの容量を増大
し、記憶情報の誤認を防止しメモリの動作特性を向上し
得る。また、従来のメモリセルに比べ、キャパシタの同
じ容量を規定した場合に素子構造を微細化することがで
きる。さらに、非対称フィールド分離酸化膜５を介して
隣接するMOSトランジスタ13との間はこの非対称フィー
ルド分離酸化膜５の膜厚の厚い部分が対向配置される。
そして、フィールド分離酸化膜5aの膜厚の厚い部分は、
従来のフィールド分離酸化膜と同様の膜厚を保持してい
る。これによって十分な絶縁分離耐圧を保持している。
間は非対称フィールド分離酸化膜５によって絶縁分離さ
れている。第3A図に示すように、非対称フィールド分離
酸化膜5aはキャパシタ14が形成される素子形成領域6a側
にフィールド分離酸化膜の一部が除去された部分が対向
して形成されている。このような非対称フィールド分離
酸化膜5aをキャパシタ14の形成領域に適用すると、キャ
パシタ14の絶縁膜18を介して半導体基板１の表面と上部
の電極層19との対向面積が従来のものに比べて増大す
る。対向面積の増大はキャパシタの容量を増大させる。
これによって、従来のDRAMのキャパシタの容量を増大
し、記憶情報の誤認を防止しメモリの動作特性を向上し
得る。また、従来のメモリセルに比べ、キャパシタの同
じ容量を規定した場合に素子構造を微細化することがで
きる。さらに、非対称フィールド分離酸化膜５を介して
隣接するMOSトランジスタ13との間はこの非対称フィー
ルド分離酸化膜５の膜厚の厚い部分が対向配置される。
そして、フィールド分離酸化膜5aの膜厚の厚い部分は、
従来のフィールド分離酸化膜と同様の膜厚を保持してい
る。これによって十分な絶縁分離耐圧を保持している。
次に、非対称フィールド分離酸化膜の製造方法につい
て説明する。要約すると、非対称フィールド分離酸化膜
5aはLOCOS法を用いて通常のフィールド分離酸化膜を形
成した後、フォトリソグラフィ法を用いたレジストプロ
セスを利用してフィールド分離酸化膜の一部を選択的に
エッチング除去する方法で形成される。本発明による非
対称フィールド分離酸化膜５の製造方法について説明す
る前に、上述の製造方法について従来の技術を適用した
場合の製造工程およびその問題点について、再度第7A図
ないし第7G図を用いて説明する。
て説明する。要約すると、非対称フィールド分離酸化膜
5aはLOCOS法を用いて通常のフィールド分離酸化膜を形
成した後、フォトリソグラフィ法を用いたレジストプロ
セスを利用してフィールド分離酸化膜の一部を選択的に
エッチング除去する方法で形成される。本発明による非
対称フィールド分離酸化膜５の製造方法について説明す
る前に、上述の製造方法について従来の技術を適用した
場合の製造工程およびその問題点について、再度第7A図
ないし第7G図を用いて説明する。
前述したように、第7A図ないし第7C図は、耐酸化性を
有するシリコン窒化膜３をマスクとして選択的酸化を利
用した一般的なLOCOS法によるフィールド分離酸化膜の
製造工程を示している。
有するシリコン窒化膜３をマスクとして選択的酸化を利
用した一般的なLOCOS法によるフィールド分離酸化膜の
製造工程を示している。
次に第7D図に示すように、シリコン窒化膜３は熱リン
酸液を用いたウェットエッチングにより除去される。除
去後のシリコン酸化膜２あるいはフィールド分離酸化膜
５の表面は、リン酸とシリコン酸化膜表面層との無機化
合物が残留し、その影響で表面が荒れた状態となってい
る。また、熱リン酸によりシリコン酸化膜２などの表面
もエッチングされ、表面の平滑度が悪い状態になってい
る。
酸液を用いたウェットエッチングにより除去される。除
去後のシリコン酸化膜２あるいはフィールド分離酸化膜
５の表面は、リン酸とシリコン酸化膜表面層との無機化
合物が残留し、その影響で表面が荒れた状態となってい
る。また、熱リン酸によりシリコン酸化膜２などの表面
もエッチングされ、表面の平滑度が悪い状態になってい
る。
次に、第7E図に示すように、シリコン酸化膜２などの
荒れた表面状態の補修のためにベーク処理やあるいはオ
ゾン処理などが行なわれる。しかし、ホットプレートな
どによるベーク処理では無機物等の残留物が十分に除去
できない。またオゾン処理であっても無機物の異物が残
留し、また残留物除去のためのコストも高くなる。この
ような前処理の後、シリコン酸化膜２等の表面にヘキサ
メチルジシラザン（HMDS）剤23を塗布する。このHMDSは
レジストの密着力を強化する密着力強化剤である。
荒れた表面状態の補修のためにベーク処理やあるいはオ
ゾン処理などが行なわれる。しかし、ホットプレートな
どによるベーク処理では無機物等の残留物が十分に除去
できない。またオゾン処理であっても無機物の異物が残
留し、また残留物除去のためのコストも高くなる。この
ような前処理の後、シリコン酸化膜２等の表面にヘキサ
メチルジシラザン（HMDS）剤23を塗布する。このHMDSは
レジストの密着力を強化する密着力強化剤である。
さらに、第7F図に示すように、HMDS23が塗布された表
面上にレジスト24を塗布しフォトリソグラフィ法を用い
て所定の形状に露光処理を行なう。
面上にレジスト24を塗布しフォトリソグラフィ法を用い
て所定の形状に露光処理を行なう。
そして、第7G図に示すように、現像処理を行ない、所
定の形状のレジストマスク24aをパターニング形成す
る。ところが、前述したようにレジスト24が塗布される
シリコン酸化膜２などの表面状態が悪いためHMDS23を用
いても十分な密着強度が得られない。このために、遠心
分離器などによる脱水工程などにおいてレジストパター
ン24aが剥離したりする。また、レジストマスク24aを用
いてエッチング処理を行なった場合でも、レジストマス
ク24aと他層のシリコン酸化膜２表面との間にエッチン
グ液が侵入しオーバエッチされるという問題が生じてい
る。このような問題はレジストマスク24aが微細化され
るにつれて重大な問題となってきている。
定の形状のレジストマスク24aをパターニング形成す
る。ところが、前述したようにレジスト24が塗布される
シリコン酸化膜２などの表面状態が悪いためHMDS23を用
いても十分な密着強度が得られない。このために、遠心
分離器などによる脱水工程などにおいてレジストパター
ン24aが剥離したりする。また、レジストマスク24aを用
いてエッチング処理を行なった場合でも、レジストマス
ク24aと他層のシリコン酸化膜２表面との間にエッチン
グ液が侵入しオーバエッチされるという問題が生じてい
る。このような問題はレジストマスク24aが微細化され
るにつれて重大な問題となってきている。
次に本発明の非対称フィールド分離酸化膜を有したDR
AMのメモリセルアレイの製造工程を第4A図ないし第4S図
と、第5A図ないし第5S図を用いて説明する。第4A図ない
し第4S図は、第２図中の切断線III−IIIに沿った方向か
らの断面構造を用いて製造工程を示したものである。ま
た、第5A図ないし第5S図は、第２図中の切断線IV−IVに
沿った方向からの断面構造を用いて製造工程を示したも
のである。なお、これら両図の同一アルファベットで示
す図は、同じ工程を示している。
AMのメモリセルアレイの製造工程を第4A図ないし第4S図
と、第5A図ないし第5S図を用いて説明する。第4A図ない
し第4S図は、第２図中の切断線III−IIIに沿った方向か
らの断面構造を用いて製造工程を示したものである。ま
た、第5A図ないし第5S図は、第２図中の切断線IV−IVに
沿った方向からの断面構造を用いて製造工程を示したも
のである。なお、これら両図の同一アルファベットで示
す図は、同じ工程を示している。
まず、第4A図および第5A図に示すように、半導体基板
１表面上にシリコン酸化膜２を膜厚500Å程度形成す
る。さらに、シリコン酸化膜２表面上にシリコン窒化膜
３を膜厚1000Å程度形成する。
１表面上にシリコン酸化膜２を膜厚500Å程度形成す
る。さらに、シリコン酸化膜２表面上にシリコン窒化膜
３を膜厚1000Å程度形成する。
次に、第4B図および第5B図に示すように、レジスト24
を塗布した後パターニングする。そして、パターニング
されたレジスト24をマスクとしてシリコン窒化膜３をエ
ッチングする。
を塗布した後パターニングする。そして、パターニング
されたレジスト24をマスクとしてシリコン窒化膜３をエ
ッチングする。
さらに、第4C図および第5C図に示すように、レジスト
24を除去した後、シリコン窒化膜３をマスクとして酸化
処理を行ない、たとえば膜厚6000Å程度のフィールド分
離酸化膜5a,5bを形成する。
24を除去した後、シリコン窒化膜３をマスクとして酸化
処理を行ない、たとえば膜厚6000Å程度のフィールド分
離酸化膜5a,5bを形成する。
さらに、第4D図および第5D図に示すように、熱リン酸
溶液などのウェットエッチングを用いてシリコン窒化膜
３を除去する。この段階でシリコン酸化膜２およびフィ
ールド分離酸化膜5a,5b表面は無機物などの異物の残留
や、シリコン酸化膜２などの表面荒れによりその表面状
態が悪化している。
溶液などのウェットエッチングを用いてシリコン窒化膜
３を除去する。この段階でシリコン酸化膜２およびフィ
ールド分離酸化膜5a,5b表面は無機物などの異物の残留
や、シリコン酸化膜２などの表面荒れによりその表面状
態が悪化している。
次に第4E図および第5E図に示すように、表面状態の悪
いシリコン酸化膜２およびフィールド分離酸化膜5a,5b
表面をフッ酸によるウェットエッチングを用いて除去
し、新しいシリコン酸化膜表面を露出させる。この工程
によってシリコン酸化膜２およびフィールド分離酸化膜
5a,5bの表面が滑らかになる。
いシリコン酸化膜２およびフィールド分離酸化膜5a,5b
表面をフッ酸によるウェットエッチングを用いて除去
し、新しいシリコン酸化膜表面を露出させる。この工程
によってシリコン酸化膜２およびフィールド分離酸化膜
5a,5bの表面が滑らかになる。
さらに、第4F図および第5F図に示すように、表面にヘ
キサメチルジシラザン剤（HMDS）23を塗布する。
キサメチルジシラザン剤（HMDS）23を塗布する。
その後、第4G図および第5G図に示すように、HMDS処理
を行なったシリコン酸化膜２およびフィールド分離酸化
膜5a,5b表面上にレジスト24を塗布する。そして、フォ
トリソグラフィ法を用いてレジスト24を所定の形状に露
光現像する。
を行なったシリコン酸化膜２およびフィールド分離酸化
膜5a,5b表面上にレジスト24を塗布する。そして、フォ
トリソグラフィ法を用いてレジスト24を所定の形状に露
光現像する。
そして、第4H図および第5H図に示すように、レジスト
24をパターニングし、所定の形状のレジストマスク24a
を形成する。レジストマスク24aは滑らかな表面を有す
るシリコン酸化膜２およびフィールド分離酸化膜5a,5b
表面上に密着強化剤のHMDS剤23を介して形成されてい
る。このために、密着力が強く、レジストのパターニン
グ工程においても剥がれたりすることがない。また、レ
ジストマスク24aはフィールド分離酸化膜5a,5bの表面上
を部分的に覆うように形成されている。
24をパターニングし、所定の形状のレジストマスク24a
を形成する。レジストマスク24aは滑らかな表面を有す
るシリコン酸化膜２およびフィールド分離酸化膜5a,5b
表面上に密着強化剤のHMDS剤23を介して形成されてい
る。このために、密着力が強く、レジストのパターニン
グ工程においても剥がれたりすることがない。また、レ
ジストマスク24aはフィールド分離酸化膜5a,5bの表面上
を部分的に覆うように形成されている。
そして、第4I図および第5I図に示すように、レジスト
マスク24aを用いてシリコン酸化膜２およびフィールド
分離酸化膜5a,5bをフッ酸系溶液によるウェットエッチ
ングを用いて選択的にエッチング除去する。フッ酸系溶
液としては15;1BHFや10;1HFなどを使用し、エッチング
量を十分に制御する。このエッチング工程において、キ
ャパシタ形成領域6aとMOSトランジスタ形成領域6bとの
間に位置するフィールド分離酸化膜5aは、キャパシタ形
成領域6a側に面する部分が除去される。これによって非
対称フィールド分離酸化膜5aが形成される。また、２つ
のキャパシタ形成領域6a、6a間に位置するフィールド分
離酸化膜5bは、その表面がほぼ均一にエッチングされ対
称形状を位置する。
マスク24aを用いてシリコン酸化膜２およびフィールド
分離酸化膜5a,5bをフッ酸系溶液によるウェットエッチ
ングを用いて選択的にエッチング除去する。フッ酸系溶
液としては15;1BHFや10;1HFなどを使用し、エッチング
量を十分に制御する。このエッチング工程において、キ
ャパシタ形成領域6aとMOSトランジスタ形成領域6bとの
間に位置するフィールド分離酸化膜5aは、キャパシタ形
成領域6a側に面する部分が除去される。これによって非
対称フィールド分離酸化膜5aが形成される。また、２つ
のキャパシタ形成領域6a、6a間に位置するフィールド分
離酸化膜5bは、その表面がほぼ均一にエッチングされ対
称形状を位置する。
さらに、第4J図および第5J図に示すよう、イオン注入
法を用いて半導体基板１と同じ導電型を有する不純物領
域20aと、半導体基板１と逆の導電型を有する高濃度の
不純物領域20bを形成する。
法を用いて半導体基板１と同じ導電型を有する不純物領
域20aと、半導体基板１と逆の導電型を有する高濃度の
不純物領域20bを形成する。
次に、第4K図および第5K図に示すように、半導体基板
１表面を熱酸化し、キャパシタの絶縁膜18を形成する。
さらに、半導体基板１表面上にCVD法を用いてポリシリ
コン層を堆積する。そして、このポリシリコン層をフォ
トリソグラフィ法およびエッチング法を用いてパターニ
ングし、キャパシタの電極層19を形成する。
１表面を熱酸化し、キャパシタの絶縁膜18を形成する。
さらに、半導体基板１表面上にCVD法を用いてポリシリ
コン層を堆積する。そして、このポリシリコン層をフォ
トリソグラフィ法およびエッチング法を用いてパターニ
ングし、キャパシタの電極層19を形成する。
さらに、第4L図および第5L図に示すように、半導体基
板１表面にMOSトランジスタのしきい値電圧制御のため
の不純物イオン注入を行なう。
板１表面にMOSトランジスタのしきい値電圧制御のため
の不純物イオン注入を行なう。
さらに、第4M図および第5M図に示すように、半導体基
板１表面を熱酸化してゲート酸化膜15を形成する。その
後、ゲート酸化膜15の表面上にCVD法を用いてポリシリ
コン層を堆積する。そして、このポリシリコン層をパタ
ーニングすることにより、ワード線10およびゲート電極
10aを形成する。このとき、図示されていないが、同時
に周辺回路のトランジスタのゲート電極および配線を形
成する。
板１表面を熱酸化してゲート酸化膜15を形成する。その
後、ゲート酸化膜15の表面上にCVD法を用いてポリシリ
コン層を堆積する。そして、このポリシリコン層をパタ
ーニングすることにより、ワード線10およびゲート電極
10aを形成する。このとき、図示されていないが、同時
に周辺回路のトランジスタのゲート電極および配線を形
成する。
引き続いて第4N図および第5N図に示すように、ワード
線10およびキャパシタ電極層19などをマスクとして半導
体基板１表面に不純物イオンを注入する。その後、熱処
理を施してMOSトランジスタのソース・ドレイン領域1
6、16を形成する。
線10およびキャパシタ電極層19などをマスクとして半導
体基板１表面に不純物イオンを注入する。その後、熱処
理を施してMOSトランジスタのソース・ドレイン領域1
6、16を形成する。
さらに、第40図および第50図に示すように、CVD法を
用いて半導体基板１表面上に第１層間絶縁膜21aを堆積
する。そして、フォトリソグラフィ法およびエッチング
法を用いて第１層間絶縁膜21a中にソース・ドレイン領
域16、16の一方側に達するコンタクトホール17を形成す
る。
用いて半導体基板１表面上に第１層間絶縁膜21aを堆積
する。そして、フォトリソグラフィ法およびエッチング
法を用いて第１層間絶縁膜21a中にソース・ドレイン領
域16、16の一方側に達するコンタクトホール17を形成す
る。
次に、第4P図および第5P図に示すように、第１層間絶
縁膜21aの表面上にビット線11を形成する。ビット線11
はコンタクトホール17を介してMOSトランジスタ13のソ
ース・ドレイン領域16、16の一方側に接続される。この
とき、同時に周辺回路の配線を形成する。
縁膜21aの表面上にビット線11を形成する。ビット線11
はコンタクトホール17を介してMOSトランジスタ13のソ
ース・ドレイン領域16、16の一方側に接続される。この
とき、同時に周辺回路の配線を形成する。
その後、第4Q図および第5Q図に示すように、第１層間
絶縁膜21aおよびビット線11などの表面上に第２層間絶
縁膜21bを形成する。そして、図示しないが、第１およ
び第２層間絶縁膜21a、21bの中に、ワード線10に対して
その長手方向の数箇所でワード線10に達するコンタクト
ホールを形成する。
絶縁膜21aおよびビット線11などの表面上に第２層間絶
縁膜21bを形成する。そして、図示しないが、第１およ
び第２層間絶縁膜21a、21bの中に、ワード線10に対して
その長手方向の数箇所でワード線10に達するコンタクト
ホールを形成する。
引き続いて、第4R図および第5R図に示すように、スパ
ッタリング法を用いてアルミニウム層を堆積する。そし
て、フォトリソグラフィ法およびエッチング法を用いて
アルミニウム層をパターニングし、複数のワード線10に
一致する方向に補助ワード線12を形成する。
ッタリング法を用いてアルミニウム層を堆積する。そし
て、フォトリソグラフィ法およびエッチング法を用いて
アルミニウム層をパターニングし、複数のワード線10に
一致する方向に補助ワード線12を形成する。
最後に、第4S図および第5S図に示すように、全面にパ
ッシベーション膜22を堆積する。そしてパッシベーショ
ン膜22を選択的に除去し外部電極用ボンディングパッド
部のアルミ電極表面を露出させる。
ッシベーション膜22を堆積する。そしてパッシベーショ
ン膜22を選択的に除去し外部電極用ボンディングパッド
部のアルミ電極表面を露出させる。
以上の工程によりDRAMのメモリセルが製造される。こ
のメモリセルは、第２図を参照して、紙面上下方向に対
向して配列された２つのキャパシタ14間には、対称形の
フィールド分離酸化膜5bが形成され、また、紙面左右方
向に対向するキャパシタ14とMOSトランジスタ13との間
に非対称フィールド分離酸化膜5aが形成される。
のメモリセルは、第２図を参照して、紙面上下方向に対
向して配列された２つのキャパシタ14間には、対称形の
フィールド分離酸化膜5bが形成され、また、紙面左右方
向に対向するキャパシタ14とMOSトランジスタ13との間
に非対称フィールド分離酸化膜5aが形成される。
この非対称フィールド分離酸化膜5aに対して、半導体
基板１と同じ導電型の不純物領域20aと逆の導電型を有
する高濃度の不純物領域20bを形成するためのレジスト
パターン24aは、第4H図に示すように、MOSトランジスタ
形成領域6bとフィールド分離酸化膜5aの表面上の一部を
覆うように形成される。レジストパターン24aをマスク
としてフィールド分離酸化膜5aを部分的にエッチング除
去することにより、第4I図に示すように非対称フィール
ド酸化膜5aがMOSトランジスタ形成領域6b側に厚く、キ
ャパシタ形成領域6a側に薄く形成される。このことでキ
ャパシタ14の面積を拡げて電荷蓄積容量を増大させるこ
とができる。さらに、MOSトランジスタ13は、非対称フ
ィールド分離酸化膜5aの膜厚の厚い部分が対向配置され
ていることにより十分な絶縁耐圧を保持することができ
る。
基板１と同じ導電型の不純物領域20aと逆の導電型を有
する高濃度の不純物領域20bを形成するためのレジスト
パターン24aは、第4H図に示すように、MOSトランジスタ
形成領域6bとフィールド分離酸化膜5aの表面上の一部を
覆うように形成される。レジストパターン24aをマスク
としてフィールド分離酸化膜5aを部分的にエッチング除
去することにより、第4I図に示すように非対称フィール
ド酸化膜5aがMOSトランジスタ形成領域6b側に厚く、キ
ャパシタ形成領域6a側に薄く形成される。このことでキ
ャパシタ14の面積を拡げて電荷蓄積容量を増大させるこ
とができる。さらに、MOSトランジスタ13は、非対称フ
ィールド分離酸化膜5aの膜厚の厚い部分が対向配置され
ていることにより十分な絶縁耐圧を保持することができ
る。
一方、第4H図と直交する部分では、第5H図に示すよう
に、レジストパターン24aはMOSトランジスタ形成領域6b
のみを覆うように形成されている。したがって、レジス
トパターン24aをマスクとしてフィールド分離酸化膜5a
を部分的にエッチング除去するとき、レジストパターン
24aに覆われていないキャパシタ形成領域6aの間に形成
されているフィールド分離酸化膜5bは、半導体基板上に
露出している部分が全体にエッチング除去され対称な形
状となる。フィールド分離酸化膜5bは半導体基板上に露
出している部分が全体にエッチング除去されることでキ
ャパシタ14の面積を拡げて電荷蓄積容量を増大させるこ
とができる。また、全体にエッチング除去されることで
フィールド分離酸化膜5bの膜厚は薄くなる。しかし、フ
ィールド分離酸化膜5bはキャパシタ14の間に形成されて
いるため、MOSトランジスタ13とキャパシタ14を分離し
ているフィールド分離酸化膜5aに比べて絶縁耐圧を必要
としない。したがって、フィールド分離酸化膜の膜厚は
薄くても構わない。
に、レジストパターン24aはMOSトランジスタ形成領域6b
のみを覆うように形成されている。したがって、レジス
トパターン24aをマスクとしてフィールド分離酸化膜5a
を部分的にエッチング除去するとき、レジストパターン
24aに覆われていないキャパシタ形成領域6aの間に形成
されているフィールド分離酸化膜5bは、半導体基板上に
露出している部分が全体にエッチング除去され対称な形
状となる。フィールド分離酸化膜5bは半導体基板上に露
出している部分が全体にエッチング除去されることでキ
ャパシタ14の面積を拡げて電荷蓄積容量を増大させるこ
とができる。また、全体にエッチング除去されることで
フィールド分離酸化膜5bの膜厚は薄くなる。しかし、フ
ィールド分離酸化膜5bはキャパシタ14の間に形成されて
いるため、MOSトランジスタ13とキャパシタ14を分離し
ているフィールド分離酸化膜5aに比べて絶縁耐圧を必要
としない。したがって、フィールド分離酸化膜の膜厚は
薄くても構わない。
なお、上記実施例においてはシリコン窒化膜の除去後
の表面状態の悪いシリコン酸化膜表面へのレジストパタ
ーンの形成方法について説明したが、これに限定される
ものではない。たとえばアルミニウム層上に形成された
レジストパターンをプラズマエッチング除去した場合に
もアルミニウム層表面が悪化する。そして、このアルミ
ニウム層上のレジストの再パターニングを行なう場合
も、本発明のごとく表面状態の悪いアルミニウム表面層
をエッチング、たとえばリン酸、酢酸、硝酸の混合液で
ウェットエッチングして滑らかな新しいアルミニウム表
面を形成した後、再パターニングを行なうことによっ
て、レジストの密着性を向上させることができる。
の表面状態の悪いシリコン酸化膜表面へのレジストパタ
ーンの形成方法について説明したが、これに限定される
ものではない。たとえばアルミニウム層上に形成された
レジストパターンをプラズマエッチング除去した場合に
もアルミニウム層表面が悪化する。そして、このアルミ
ニウム層上のレジストの再パターニングを行なう場合
も、本発明のごとく表面状態の悪いアルミニウム表面層
をエッチング、たとえばリン酸、酢酸、硝酸の混合液で
ウェットエッチングして滑らかな新しいアルミニウム表
面を形成した後、再パターニングを行なうことによっ
て、レジストの密着性を向上させることができる。
また、ポリシリコン層上に形成されたレジストパター
ンをプラズマエッチング除去した場合も同様の表面状態
の悪化が生じる。この場合にも、同様に再パターニング
前に荒れた表面をエッチング除去することにより平滑な
表面状態を形成し、レジストパターンの密着性を強化す
ることができる。
ンをプラズマエッチング除去した場合も同様の表面状態
の悪化が生じる。この場合にも、同様に再パターニング
前に荒れた表面をエッチング除去することにより平滑な
表面状態を形成し、レジストパターンの密着性を強化す
ることができる。
［発明の効果］ 以上のように、本発明のフィールド分離絶縁膜の製造
方法においては、LOCOS法によるフィールド分離絶縁膜
形成後、さらにエッチングにより荒た表面を除去した
後、レジストパターン工程を行なっている。これによっ
て、レジストの下層表面との密着性が強化され、より微
細なレジストパターンの形成を可能とし、また、エッチ
ングプロセスの精度を向上している。
方法においては、LOCOS法によるフィールド分離絶縁膜
形成後、さらにエッチングにより荒た表面を除去した
後、レジストパターン工程を行なっている。これによっ
て、レジストの下層表面との密着性が強化され、より微
細なレジストパターンの形成を可能とし、また、エッチ
ングプロセスの精度を向上している。
第１図は、本発明の非対称フィールド分離絶縁膜の断面
構造図である。第２図は、本発明の非対称フィールド分
離酸化膜を用いたDRAMのメモリセルアレイの部分平面図
である。第3A図は、第２図の切断線III−IIIに沿った方
向からの断面構造図である。第3B図は、第２図の切断線
IV−IVに沿った方向からの断面構造図である。第4A図な
いし第4S図は、第3A図に示すメモリセルアレイの製造工
程を順に示す製造工程断面図である。第5A図ないし第5S
図は、第3B図に示すメモリセルアレイの製造工程を順に
示す製造工程断面図である。 第６図は、従来のLOCOS法によるフィールド分離酸化膜
の断面構造図である。第7A図ないし第7D図は、従来のLO
COS法によるフィールド分離酸化膜の製造工程を示す製
造工程断面図である。第7E図ないし第7G図は、従来のレ
ジストプロセスを本発明の非対称フィールド分離絶縁膜
の製造プロセスに適用する場合の問題点を説明するため
の製造工程断面図である。第８図は、従来のDRAMのメモ
リセルアレイの部分平面図である。第９図は、第８図の
切断線Ａ−Ａに沿った方向からの断面構造図である。 図において、１は半導体基板、２はシリコン酸化膜（下
敷酸化膜）、３はシリコン窒化膜、５、5a,5bはフィー
ルド分離酸化膜、６、6a、6bは素子形成領域（6aはキャ
パシタ形成領域、6bはMOSトランジスタ形成領域）、14
はキャパシタ、18は絶縁膜、19は電極層、23はヘキサメ
チルジシラザン（HMDS）剤、24はレジスト、24aはレジ
ストパターンを示している。 なお、図中同一符号は同一または相当部分を示す。
構造図である。第２図は、本発明の非対称フィールド分
離酸化膜を用いたDRAMのメモリセルアレイの部分平面図
である。第3A図は、第２図の切断線III−IIIに沿った方
向からの断面構造図である。第3B図は、第２図の切断線
IV−IVに沿った方向からの断面構造図である。第4A図な
いし第4S図は、第3A図に示すメモリセルアレイの製造工
程を順に示す製造工程断面図である。第5A図ないし第5S
図は、第3B図に示すメモリセルアレイの製造工程を順に
示す製造工程断面図である。 第６図は、従来のLOCOS法によるフィールド分離酸化膜
の断面構造図である。第7A図ないし第7D図は、従来のLO
COS法によるフィールド分離酸化膜の製造工程を示す製
造工程断面図である。第7E図ないし第7G図は、従来のレ
ジストプロセスを本発明の非対称フィールド分離絶縁膜
の製造プロセスに適用する場合の問題点を説明するため
の製造工程断面図である。第８図は、従来のDRAMのメモ
リセルアレイの部分平面図である。第９図は、第８図の
切断線Ａ−Ａに沿った方向からの断面構造図である。 図において、１は半導体基板、２はシリコン酸化膜（下
敷酸化膜）、３はシリコン窒化膜、５、5a,5bはフィー
ルド分離酸化膜、６、6a、6bは素子形成領域（6aはキャ
パシタ形成領域、6bはMOSトランジスタ形成領域）、14
はキャパシタ、18は絶縁膜、19は電極層、23はヘキサメ
チルジシラザン（HMDS）剤、24はレジスト、24aはレジ
ストパターンを示している。 なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 27/108 (72)発明者 山本 正美 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (56)参考文献 特開 昭58−153363（ＪＰ，Ａ) 特開 昭63−79371（ＪＰ，Ａ) 特開 昭62−296438（ＪＰ，Ａ) 特開 昭60−128635（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/316 H01L 27/10 H01L 21/30 H01L 21/76
Claims (1)
- 【請求項１】半導体基板の主表面上にシリコン酸化膜を
形成する工程と、 前記シリコン酸化膜上にシリコン窒化膜を形成する工程
と、 前記シリコン窒化膜上にレジストを塗布し所定の形状に
パターニングする工程と、 パターンニングされた前記レジストをマスクとして前記
シリコン窒化膜をエッチングする工程と、 選択的にエッチングされた前記シリコン窒化膜をマスク
としてシリコン基板表面を選択的に酸化しフィールド分
離絶縁膜を形成する工程と、 前記シリコン窒化膜を除去する工程と、 前記フィールド分離絶縁膜および前記シリコン酸化膜の
表面をウェットエッチングする工程と、 前記ウェットエッチングにより新しい表面が露出した前
記シリコン酸化膜および前記フィールド分離絶縁膜の表
面上にレジストを塗布し、所定の形状にパターニングす
ることによって少なくともその一部が前記フィールド分
離絶縁膜の表面上の一部分を覆うレジストマスクを形成
する工程と、 前記レジストマスクを用いてエッチングし、前記シリコ
ン酸化膜および前記フィールド分離絶縁膜を選択的に除
去することによって前記フィールド分離絶縁膜に覆われ
ていた前記半導体基板の表面の一部を露出させる工程と
を備えた、フィールド分離絶縁膜の製造方法。
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-
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