JPH06338592A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【構成】 半導体基板１上にゲート電極５とこのゲート
電極５上に積層される第１の絶縁膜とからなるゲート部
と、前記半導体基板１の表面で、前記ゲート部の両側に
形成されるソース・ドレイン拡散層６ａ，６ｂとからな
るトランジスタと、前記ゲート部の側面にこのゲート部
よりも上部に延在して形成される第２の絶縁膜８と、こ
の第２の絶縁膜８を覆うように形成されるストレージノ
ード電極９と、このストレージノード電極９上のキャパ
シタ絶縁膜１０及びこのキャパシタ絶縁膜１０上のプレ
ート電極１１とからなるキャパシタを有する。 【効果】 メモリセル占有面積を縮小化しても、十分な
キャパシタ容量を確保することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に係り、特にＤＲＡＭ等における改良された
キャパシタ構造に関する。

【０００２】

【従来の技術】近年、半導体技術の進歩、特に微細加工
技術の進歩により、いわゆるＭＯＳ半導体記憶装置（Ｄ
ＲＡＭ）の高集積化、大容量化が急速に進めれられてい
る。この高集積化に伴い、情報（電荷）を蓄積するキャ
パシタの面積は減少し、この結果メモリ内容が誤って読
み出されたり、あるいはα線等によりメモリ内容が破壊
されるソフトエラーなどが問題になっている。

【０００３】このような問題を解決し、高集積化、大容
量化をはかるための方法の一つとして、ＭＯＳキャパシ
タをメモリセル領域内に積層し、該キャパシタの１電極
と、半導体基板上に形成されたスイッチングトランジス
タの１電極と導通させるようにすることにより、実質的
にキャパシタの占有面積を拡大し、ＭＯＳキャパシタの
静電容量を増大させるようにした積層型メモリセルと呼
ばれるメモリセル構造が提案されている。

【０００４】このような積層型メモリセル構造では、ス
トレージノード電極を素子分離領域あるいは、ゲート電
極の上まで拡大することができ、また、ストレージノー
ド電極の膜厚を厚くしてその側壁をキャパシタとして利
用できることから、キャパシタ容量をプレーナ構造のキ
ャパシタの数倍以上に高めることができる。また、さら
にストレージノード部の拡散層は、ストレージノード電
極下の拡散領域だけとなり、α線により発生した電荷を
収集する拡散層の面積が極めて小さく、ソフトエラーに
強いセル構造となっている。

【０００５】しかしながら、このような積層型メモリセ
ル構造のＤＲＡＭにおいても、高集積化に伴う素子の微
細化が進むにつれて、メモリセル占有面積が縮小化さ
れ、ストレージノード電極の平坦部の面積がますます縮
小化し、十分なキャパシタ容量を確保するのが困難にな
っている。

【０００６】このため、さらに十分なキャパシタ容量を
確保するためには、ストレージノード電極の上面もしく
は下面のみならず側面をも有効に利用しなければなら
ず、ストレージノード電極の膜厚をさらに厚くする必要
がある。

【０００７】しかし、ストレージノード電極の膜厚をさ
らに厚くすると、例えばストレージ電極による段差が増
すため、後工程で行われるアルミニウム配線等の形成が
困難になる。

【０００８】

【発明が解決しようとする課題】上述したように、従来
の積層型メモリセル構造のＤＲＡＭにおいても、高集積
化に伴う素子の微細化がさらに進むと、メモリセルの占
有面積がさらに縮小化され、キャパシタ容量を確保する
ためにはストレージノード電極の膜厚をさらに厚くする
必要があるが、膜厚を厚くすると後工程で行われるＡｌ
配線等の形成が困難になるという問題がある。

【０００９】本発明は上記実情を鑑みてなされたもので
あり、メモリセルの占有面積を縮小化しても、十分なキ
ャパシタ容量を確保できる半導体装置及びその製造方法
を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に本発明の第１では、半導体基板上に形成されるゲート
電極とこのゲート電極上に積層される第１の絶縁膜とか
らなるゲート部と、前記半導体基板の表面で前記ゲート
部の両側に形成されるソース・ドレイン拡散層とからな
るトランジスタと、前記ゲート部の側面にこのゲート部
よりも上部に延在して形成される第２の絶縁膜と、この
第２の絶縁膜を覆うように形成されるストレージノード
電極と、このストレージノード電極上のキャパシタ絶縁
膜及びこのキャパシタ絶縁膜のプレート電極とからなる
キャパシタを有する半導体記憶装置を提供する。

【００１１】本発明の第２では、半導体基板上に第１の
導電性膜と第１の絶縁膜を積層形成した後、パターニン
グする工程と、この積層膜の両側に拡散領域を形成する
工程と、前記積層膜の側面に第２の絶縁膜を選択的に形
成するとともに第２の絶縁膜の高さが前記第１の絶縁膜
の高さより高くなるように第１の絶縁膜をエッチングす
る工程と、前記第２の絶縁膜上に第２の導電性膜を形成
し、この第２の導電膜上に薄膜絶縁膜を形成し、この薄
膜絶縁膜上に第３の導電性膜を形成する工程とを含む半
導体記憶装置の製造方法を提供する。

【００１２】

【作用】本願第１の発明の半導体装置によれば、ストレ
ージ電極は、ゲート部の側面にゲート部よりも上部に伸
びて延在して形成された側壁絶縁体を介して、この絶縁
体の側壁とゲート部を覆い、半導体基板に形成されたス
イッチング素子としてのＭＯＳＦＥＴのソース又はドレ
イン拡散層に接続するように形成されている。このた
め、キャパシタ部分の表面積はメモリセルの占有面積が
縮小化しても、ストレージノード電極がゲート部よりも
上に突出して設けられるため、十分なキャパシタ容量を
確保することができる。

【００１３】さらに、本願第２の発明の半導体装置の製
造方法によれば、前記本願第１の発明の半導体装置を後
工程の段差の問題を生じることなく容易に形成すること
ができる。

【００１４】

【実施例】次に、本発明の実施例を図面を参照して説明
する。図１乃至図１７は本発明の半導体装置の一実施例
を説明するための図とこの実施例を製造するための本発
明の半導体装置の製造方法の一実施例方法を説明するた
めの工程図であり、各図の（ａ）は平面図、（ｂ）は図
（ａ）中の線Ａ−Ａ′で切った断面図、（ｃ）は図
（ａ）中の線Ｂ−Ｂ′で切った断面図である。

【００１５】実施例１ 図１（ａ），（ｂ）及び（ｃ）は本発明の一実施例によ
るメモリセル構造のＤＲＡＭを示す図である。

【００１６】図１（ａ）及び（ｂ）からわかるように、
シリコン基板１上の素子分離領域２あるいは素子形成領
域上に多結晶シリコン膜５及びシリコン酸化膜７が選択
的に積層形成され、一方向に延在したものが複数配列さ
れている。前記多結晶シリコン膜５及びシリコン酸化膜
７の側面には、側壁絶縁体としてシリコン窒化膜８が形
成されている。ここで、シリコン窒化膜８は、前記多結
晶シリコン膜５及びシリコン酸化膜７よりも積層膜の厚
みの倍程度の高さを有するように上部にのびている。

【００１７】シリコン基板１表面の素子形成領域にはソ
ース・ドレインとなるｎ型拡散層６ａ，６ｂが設けられ
て、前記素子領域上に形成された多結晶シリコン膜５が
ゲート電極となる。このｎ型拡散層６ａ，６ｂのうち、
６ｂにはストレージノードコンタクト１６を介して、例
えば多結晶シリコン膜からなるストレージノード電極９
が接続されている。ストレージノード電極９上にはキャ
パシタ絶縁膜として例えばＮＯ膜１０が形成され、さら
にこのＮＯ膜１０を介してストレージノード電極の対向
電極となるプレート電極として、例えば多結晶シリコン
膜１１が形成され、これらによりキャパシタを形成して
いる。また、６ａにはビット線コンタクト２０を介し
て、例えばアルミニウム膜からなるビット線１３が接続
されている。

【００１８】このように、メモリセルの占有面積を縮小
化しても、十分なキャパシタ容量を確保できるメモリセ
ル構造のＤＲＡＭを得ることができる。すなわち、従来
の平面型のスタックキャパシタでは例えば６４ＭＤＲＡ
Ｍで用いる０．４μｍデザインルールによる微細なメモ
リセルではシリコン酸化膜換算で５０Ａのキャパシタ絶
縁膜を用いてもメモリセルに必要な容量３０ｆＦを得る
には１．５μｍ程度の膜厚のストレージ・ノード電極が
必要である。これに対して、本構造では同じキャパシタ
絶縁膜を用いてもストレージ・ノード電極の膜厚が０．
１μｍであってもシリコン窒化膜８の高さを０．８μｍ
程度にすれば３０ｆＦの容量が得られる。また、これに
ストレージ・ノード電極の膜厚を加算しても０．９μｍ
とキャパシタの高さを１μｍ以下と従来よりも十分低く
できる。

【００１９】従って、後工程、例えばビット線形成時等
での段差の問題を低減することが可能である。尚、図１
で、素子分離絶縁膜２の直下にはパンチスルーストッパ
ーのＰ^- 型拡散層３が形成され、ビット線１３のビット
線コンタクト２０への接続は絶縁膜１４に開口した穴を
介して行なわれるものとなっている。

【００２０】図２乃至図１０は、図１に示した本発明の
一実施例によるメモリセル構造のＤＲＡＭの製造方法を
示すための本発明の実施例方法の工程図を示す。まず、
図２（ａ）〜（ｃ）に示すようにＰ型シリコン基板１上
に周知のＬＯＣＯＳ（local oxidation of silicon）法
により、素子分離絶縁膜として膜厚５００ｎｍのシリコ
ン酸化膜２を形成する。このシリコン酸化膜２の直下に
は必要によりパンチスルーストッパーのＰ^- 型拡散層３
が形成される。次に、熱酸化法により膜厚１０ｎｍのシ
リコン酸化膜４を形成した後、この上にゲート電極とな
る膜厚２００ｎｍの多結晶シリコン膜５を形成する。さ
らにこの上全面にキャパシタの高さを設定するためのシ
リコン酸化膜７を０．５〜１．０μｍの厚さに堆積す
る。

【００２１】次に、リソグラフィ法及び反応性イオンエ
ッチング法等により、多結晶シリコン膜５とシリコン酸
化膜７のパターニングを行いゲート電極５ａを形成す
る。次に、図３（ａ），（ｂ）及び（ｃ）に示すように
このゲート電極をマスクとして砒素をイオン注入し、ｎ
^- 型拡散層６ａ，６ｂからなるソース・ドレイン領域を
形成する。このとき、前記拡散層の深さは例えば１５０
ｎｍ程度とする。その後、全面にシリコン窒化膜８を５
０ｎｍ堆積する。

【００２２】次に、図４（ｂ）に示すようにシリコン窒
化膜８を反応性イオンエッチング法によりエッチングし
て、ゲート電極の側壁にのみに残すようにする。この残
置せしめられたシリコン窒化膜８はその後形成されるキ
ャパシタの芯となるものでありこの窒化膜８の上にキャ
パシタが形成されるためこの窒化膜８の高さを高く調整
することによりキャパシタンスを大きくすることが可能
である。次に、レジストを全面に塗布し、リソグラフィ
法により、ゲート電極間（図４（ａ）の斜線部）にのみ
レジストが残るようにパターニングする。すなわち、ゲ
ート電極５ａ上に形成されたシリコン酸化膜７は露出す
るようにする。

【００２３】次に、このレジスト１５をマスクとして反
応性イオンエッチング等により、前記ゲート電極５ａ上
のシリコン酸化膜７のみを選択的に所望の高さ（厚み）
になるようにエッチングする。すなわち、シリコン酸化
膜７の上には後工程でストレージノード電極が形成され
るので、ゲート電極５ａとそのストレージノード電極と
を電気的に絶縁するために、シリコン酸化膜７はエッチ
ングの際に２００〜３００ｎｍ程度残す。このシリコン
酸化膜７の厚みは、前記電気的絶縁が保たれる程度に十
分薄いことが望しい。何故ならばこの酸化膜７の厚みを
薄くすることによりキャパシタ容量を大きくすることが
可能になるからである。その後、図５（ａ）〜（ｃ）に
示すようにレジスト１５を除去する。

【００２４】次に、図６に示すように周知のリソグラフ
ィ法で先程と別のレジスト１５ａを塗布し、ビット線コ
ンタクトを形成する領域よりもやや広めの領域のみが露
出するようにレジスト１５ａをパターニングする。その
後、ＬＰＤ（liguid phase deposition ）法によりシリ
コン酸化膜１４を２００ｎｍ程度、前記領域上に堆積す
る。ＬＰＤ法ではシリコン酸化膜１４はレジスト１５ａ
上に堆積しないので、シリコン酸化膜１４はビット線コ
ンタクトの部分にのみ選択的に堆積する。このシリコン
酸化膜１４は、その後、エッチングにより開口されてビ
ット線とビット線コンタクトとの接続が行なわれるよう
に加工される。

【００２５】続いて、図７（ａ）〜（ｃ）に示すように
ゲート５ａ側壁のシリコン窒化膜８をゲート方向にセル
毎に分離するために、周知のリソグラフィ法でレジスト
１５ｃをパターニングする。図７（ａ）において斜線部
がレジスト１５ｃの形成されていない領域２３であり、
この領域に形成されたシリコン窒化膜８は反応性イオン
エッチングでシリコン酸化膜７の上面と同じ高さまでエ
ッチングされる。キャパシタのストレージノード電極は
シリコン窒化膜８のまわりに形成されるので、シリコン
窒化膜８をゲート方向に分離しておくことで、その後の
ストレジージノード電極の加工において１ビット単位に
切り離すことが可能になる。

【００２６】次に、図８（ａ）〜（ｃ）に示すようにレ
ジスト１５ｃを除去した後、全面に多結晶シリコン膜９
を５０ｎｍ程度に堆積し、砒素または燐をドーピングす
る。さらに、リソグラフィ法及び反応性イオンエッチン
グ法により、多結晶シリコン膜９のパターニングを行い
１ビット単位に切り離されたストレージノード電極を形
成する。この時、１つのメモリセルのキャパシタはその
メモリセルのスイッチング・トランジスタとしてのＭＯ
ＳＦＥＴのゲート上及び隣接する一方のワード線のゲー
ト上に延在して形成される。

【００２７】この後、キャパシタ絶縁膜を形成するため
図９（ａ）〜（ｃ）に示すようにＬＰＣＶＤ（low pres
sure chemical vapor deposition）法により全面にシリ
コン窒化膜を１０ｎｍ程度に堆積し、９５０℃の水蒸気
雰囲気中で３０分程度酸化することによりキャパシタ絶
縁膜となるＮＯ膜１０を形成する。続いて、全面に多結
晶シリコン膜１１を堆積する。リソグラフィ法及び反応
性イオンエッチング法により、多結晶シリコン膜１１の
パターニングを行いプレート電極を形成する。また、こ
のプレート電極１１は全面に形成されるようにしてもよ
い。

【００２８】次に、図１０（ａ）〜（ｃ）に示すように
全面にＣＶＤ酸化膜等の層間絶縁膜１２を堆積し、リソ
グラフィ法と反応性イオンエッチング法等によりビット
線コンタクト２０を形成する。さらに、前記ＣＶＤ酸化
膜１２上に例えばアルミニウム膜等を用いたビット線１
３を形成する。

【００２９】このようにして、図１に示した本発明の実
施例によるメモリセル構造のＤＡＲＭが完成する。この
ようなＤＲＡＭであればメモリセルの占有面積が縮小化
しても、十分なキャパシタ容量が確保できる。

【００３０】ここで、キャパシタ絶縁膜１０を形成した
後の工程は次のようにしても良い。即ち、多結晶シリコ
ン膜１１を堆積し、燐または砒素をドーピングしてこれ
をプレート電極１１とし、ビット線コンタクト部２０に
はプレート電極１１が残るようにこれをパターニングし
た後、層間絶縁膜としてＣＶＤ酸化膜１２を堆積する。
次に、リソグラフィ法と反応性イオンエッチング法によ
りビット線コンタクトを形成する。このときＣＶＤ酸化
膜１２と多結晶シリコンからなるプレート電極１１の反
応性イオンエッチングに対する選択比の違いによってエ
ッチングはプレート電極で止まる。プレート電極１１を
ＣＤＥ法（chemical dry etching）によってさらにエッ
チングし、この際露出したプレート電極１１の端面がそ
の後、形成するビット線１３との短絡を生じないように
プレート電極１１の酸化または窒化膜の堆積を行った
後、その下の酸化膜１４を再び反応性イオンエッチング
によって開孔し、ビット線コンタクト２０を形成し、続
いて、アルミニウム膜１３を用いてビット線を形成して
もよい。

【００３１】さらにまた、各メモリセルのキャパシタの
形成は前述した実施例に限られるものではなく、例え
ば、図９（ａ）〜（ｃ）においてストレージノード電極
９、キャパシタ絶縁膜１０、及びプレート電極１１が全
面に形成された後、隣接するワード線上に延在させずワ
ード線毎に分離して形成してもよい。

【００３２】実施例２ 図１１（ａ），（ｂ），（ｃ）は、本発明の他の実施例
によるメモリセル構造のＤＲＡＭを示す図である。図１
１（ｂ）の断面図に示すように、シリコン基板１上の素
子分離領域２あるいは素子形成領域上に多結晶シリコン
膜５ａ及びシリコン窒化膜１７が選択的に積層形成され
ている。前記多結晶シリコン膜５及びシリコン窒化膜１
７の側面には、側壁絶縁体としてシリコン窒化膜８が形
成されている。この実施例と前述した実施例で異なる特
徴的な部分は図１１（ｃ）に示すようにシリコン窒化膜
８はゲート５ａの側面のみならずこの側面と直交するゲ
ート電極５ａ上にも形成され矩形状のフェンスが形成さ
れたような構造となっている点である。このような構成
とすることにより前記実施例に比べて、さらに十分なキ
ャパシタ容量が確保できるようになっている。

【００３３】また、ｎ型拡散層６ａ，６ｂストレージノ
ード電極９、キャパシタ絶縁膜１０、プレート電極１１
及びビット線１３等他の部分は実施例１とほぼ同様の構
成であるので同一の符号を付し詳細な説明は省略する。

【００３４】次に、図１２乃至図１７を用いて、図１１
に示した上記他の実施例によるメモリセル構造のＤＲＡ
Ｍの製造方法を説明する。まず、図１２（ａ）〜（ｃ）
に示すようにＰ型シリコン基板１上にＬＯＣＯＳ法によ
り、素子分離絶縁膜として膜厚５００ｎｍのシリコン酸
化膜２を形成する。パンチスルーストッパーのＰ^- 型拡
散層３は必要に応じて形成する。次に、熱酸化法により
膜厚１０ｎｍのシリコン酸化膜４及び膜厚２００ｎｍの
多結晶シリコン膜５を形成する。さらに、この上全面に
シリコン窒化膜１７を２００ｎｍの厚さに堆積する。

【００３５】次に、図１３（ａ）〜（ｃ）に示すように
リソグラフィ法及び反応性イオンエッチング法により、
多結晶シリコン膜５とシリコン窒化膜１７のパターニン
グを行いゲート電極を形成する。次に、このゲート電極
をマスクとして砒素をイオン注入し、ｎ^- 型拡散層６か
らなるソース・ドレイン領域を基板１に形成する。この
とき、前記拡散層の深さは例えば１５０ｎｍ程度とす
る。さらに、この上全面にシリコン窒化膜１８を２０ｎ
ｍの厚さに堆積する。

【００３６】次に、図１４（ａ）〜（ｃ）に示すように
レジスト１５ｄを全面に塗布し、リソグラフィ法によ
り、キャパシタが形成されるゲート５ａ上の領域２３
（図１４（ａ）の斜線部）のレジスト１５ｄを除去する
ようにレジストパターンを形成する。

【００３７】次に、図１５（ａ）〜（ｃ）に示すように
この上全面にＬＰＤシリコン酸化膜１９を堆積する。こ
のとき前記シリコン酸化膜１９は、窒化膜１８上のレジ
スト除去領域２３にのみ堆積する。その後、レジスト１
５ｄを除去する。

【００３８】さらに図１６（ａ）〜（ｃ）に示すように
全面にシリコン窒化膜８を５０ｎｍの膜厚に堆積する。
次に、図１７（ａ）〜（ｃ）に示すように全面に反応性
イオンエッチング等の異方性エッチングを行うと、ゲー
ト電極部の多結晶シリコン膜５ａ、シリコン窒化膜１７
及びＬＰＤシリコン酸化膜１９の側面にのみ窒化シリコ
ン膜８が残る。このとき、シリコン酸化膜２上には、シ
リコン窒化膜１８が残置するように異方性エッチングを
行なう。次に、ＮＨ₄ Ｆのウェットエッチングでゲート
電極５ａ上のＬＰＤのシリコン酸化膜１９をエッチング
する。ここで、前記シリコン窒化膜１８はシリコン酸化
膜２のエッチングストッパーとなる。

【００３９】以下の工程は、実施例で説明したメモリセ
ル構造のＤＲＡＭの製造方法と同様に行う。ただし、本
実施例では、キャパシタの芯となるシリコン窒化膜１８
がワード線方向に既に分離され、ワード線上にマトリク
ス状に形成されているため、図７で行われるシリコン窒
化膜８のゲート方向への分離工程は必要としない。

【００４０】このようにして、図１１に示した本発明の
他の実施例によるメモリセル構造のＤＲＡＭが完成す
る。本発明は上記実施例に限定されるものではなく例え
ば、上記実施例では、ビット線にアルミニウム膜を用い
たがタングステンシリサイド膜等の導電性のある膜であ
ればかまわない。また、半導体基板１としてシリコン基
板を用いたが化合物半導体からなる他の半導体基板を用
いても良い。その他、本発明の要旨を逸脱しない範囲で
種々変々して実施することができる。

【００４１】

【発明の効果】以上述べたように、本発明の半導体装置
によれば、メモリセル占有面積の縮小化に対して、十分
なキャパシタ容量を確保することができる。また、本発
明の半導体装置の製造方法によれば後工程での段差の問
題が生じない。

【図面の簡単な説明】

【図１】 本発明の半導体装置に係わる一実施例を示す
断面図。

【図２】 本発明の半導体装置の製造方法に係わる一実
施例を示す工程断面図。

【図３】 本発明の半導体装置の製造方法に係わる図２
に続く工程断面図。

【図４】 本発明の半導体装置の製造方法に係わる図３
に続く工程断面図。

【図５】 本発明の半導体装置の製造方法に係わる図４
に続く工程断面図。

【図６】 本発明の半導体装置の製造方法に係わる図５
に続く工程断面図。

【図７】 本発明の半導体装置の製造方法に係わる図６
に続く工程断面図。

【図８】 本発明の半導体装置の製造方法に係わる図７
に続く工程断面図。

【図９】 本発明の半導体装置の製造方法に係わる図８
に続く工程断面図。

【図１０】 本発明の半導体装置の製造方法に係わる図
９に続く工程断面図。

【図１１】 本発明の半導体装置に係わる他の実施例を
示す断面図。

【図１２】 本発明の半導体装置の製造方法に係わる他
の実施例を示す工程断面図。

【図１３】 本発明の半導体装置の製造方法に係わる図
１２の実施例を示す工程断面図。

【図１４】 本発明の半導体装置の製造方法に係わる図
１３に続く工程断面図。

【図１５】 本発明の半導体装置の製造方法に係わる図
１４に続く工程断面図。

【図１６】 本発明の半導体装置の製造方法に係わる図
１５に続く工程断面図。

【図１７】 本発明の半導体装置の製造方法に係わる図
１６に続く工程断面図。

【符号の説明】

１ シリコン基板 ２ シリコン酸化膜 ３ チャネルストッパー層 ４ シリコン酸化膜 ５ 多結晶シリコン膜 ６ ソース・ドレイン領域 ７ シリコン酸化膜 ８ シリコン窒化膜 ９ 多結晶シリコン膜 １０ ＮＯ膜 １１ 多結晶シリコン膜 １２ 層間絶縁膜 １３ アルミニウム膜 １４ シリコン酸化膜 １５ レジスト １６ ストレージノードコンタクト １７ シリコン窒化膜 １８ シリコン窒化膜 １９ シリコン窒化膜 ２０ ビット線コンタクト ２３ レジスト除去部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されるゲート電極と
   このゲート電極上に積層される第１の絶縁膜とからなる
   ゲート部と、前記半導体基板の表面で前記ゲート部の面
   側に形成されるソース・ドレイン拡散層とからなるトラ
   ンジスタと、前記ゲート部の側面にこのゲート部よりも
   上部に延在して形成される第２の絶縁膜と、この第２の
   絶縁膜を覆うように形成されるストレージノード電極
   と、このストレージノード電極上のキャパシタ絶縁膜及
   びこのキャパシタ絶縁膜のプレート電極とからなるキャ
   パシタを有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記キャパシタは隣接するゲート部上に
   も延在して設けられることを特徴とする請求項１記載の
   半導体記憶装置。
3. 【請求項３】 前記第２の絶縁膜はゲート部上にも延在
   し、前記ゲート部側面の第２の絶縁膜とで矩形のフェン
   ス状に形成されてなることを特徴とする請求項１記載の
   半導体記憶装置。
4. 【請求項４】 半導体基板上に第１の導電性膜と第１の
   絶縁膜を積層形成した後、パターニングする工程と、こ
   の積層膜の両側に拡散領域を形成する工程と、前記積層
   膜の側面に第２の絶縁膜を選択的に形成するとともに第
   ２の絶縁膜の高さが前記第１の絶縁膜の高さより高くな
   るように第１の絶縁膜をエッチングする工程と、前記第
   ２の絶縁膜上に第２の導電性膜を形成し、この第２の導
   電膜上に薄膜絶縁膜を形成し、この薄膜絶縁膜上に第３
   の導電性膜を形成する工程とを含むことを特徴とする半
   導体記憶装置の製造方法。
5. 【請求項５】 前記半導体記憶装置は、マトリクス上に
   配列された複数のメモリセルアレイを含み、前記第２の
   絶縁膜上に形成された第２の導電性膜、薄膜絶縁膜及び
   第３の導電成膜によってキャパシタが形成され、このキ
   ャパシタを前記各メモリセル毎に絶縁分離する工程とを
   含むことを特徴とする請求項４記載の半導体記憶装置の
   製造方法。