JPH10154799A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10154799A JPH10154799A JP8310354A JP31035496A JPH10154799A JP H10154799 A JPH10154799 A JP H10154799A JP 8310354 A JP8310354 A JP 8310354A JP 31035496 A JP31035496 A JP 31035496A JP H10154799 A JPH10154799 A JP H10154799A
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-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- Engineering & Computer Science (AREA)
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ストレージノードコンタクトやビット線コン
タクトの座となるシリコン成長層をゲート電極上に乗り
上げるように形成しても、シリコン成長層同志が素子分
離絶縁上で短絡することのないようにする。 【構成】 主面が（１００）面のシリコン基板１０１に
溝型の素子分離絶縁膜１０２を形成し、ゲート上絶縁膜
１０６付きのゲート電極１０５を形成し、ゲート側壁絶
縁膜１０７を形成する。（１００）面上にのみ成長する
条件で第１のシリコン成長層１０９を形成し、等方性の
成長条件で第２のシリコン成長層１１０を形成する。第
１層間絶縁膜１１２を形成し、ストレージノードコンタ
クト１１３を開口する。その後、蓄積電極、容量絶縁
膜、プレート電極を形成する。更に第２層間絶縁膜を形
成し、ビット線コンタクトを開口し、ビット線を形成す
る。
タクトの座となるシリコン成長層をゲート電極上に乗り
上げるように形成しても、シリコン成長層同志が素子分
離絶縁上で短絡することのないようにする。 【構成】 主面が（１００）面のシリコン基板１０１に
溝型の素子分離絶縁膜１０２を形成し、ゲート上絶縁膜
１０６付きのゲート電極１０５を形成し、ゲート側壁絶
縁膜１０７を形成する。（１００）面上にのみ成長する
条件で第１のシリコン成長層１０９を形成し、等方性の
成長条件で第２のシリコン成長層１１０を形成する。第
１層間絶縁膜１１２を形成し、ストレージノードコンタ
クト１１３を開口する。その後、蓄積電極、容量絶縁
膜、プレート電極を形成する。更に第２層間絶縁膜を形
成し、ビット線コンタクトを開口し、ビット線を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、半導体基板表面に形成された拡散層と、絶
縁膜を介して形成された導電体層とを接続するための接
続導体層を形成する方法に関するものである。
方法に関し、半導体基板表面に形成された拡散層と、絶
縁膜を介して形成された導電体層とを接続するための接
続導体層を形成する方法に関するものである。
【０００２】
【従来の技術】半導体素子の微細化による集積密度の向
上によって、たとえばダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）は、３年に４倍の記憶容量の増
加が実現されている。素子寸法が微細化されることによ
ってメモリセル面積が縮小されてきたが、縮小されたセ
ル面積に情報（電荷）を蓄積するためのキャパシタの蓄
積容量値を十分な大きさに確保することで、上述の集積
度の向上が達成されてきた。集積度が向上できるメモリ
セルの構造として、スイッチングトランジスタの上部に
キャパシタが形成される積層型メモリセルが広く用いら
れている。積層型メモリセルの占有面積を更に縮小する
際に、スイッチングトランジスタのソース・ドレインと
なる拡散層とビット線あるいはキャパシタの一方の電極
であるストレージノード電極とを接続する微細なコンタ
クトをトランジスタのゲート電極でもあるワード線とシ
ョートすることなく形成することが問題となる。
上によって、たとえばダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）は、３年に４倍の記憶容量の増
加が実現されている。素子寸法が微細化されることによ
ってメモリセル面積が縮小されてきたが、縮小されたセ
ル面積に情報（電荷）を蓄積するためのキャパシタの蓄
積容量値を十分な大きさに確保することで、上述の集積
度の向上が達成されてきた。集積度が向上できるメモリ
セルの構造として、スイッチングトランジスタの上部に
キャパシタが形成される積層型メモリセルが広く用いら
れている。積層型メモリセルの占有面積を更に縮小する
際に、スイッチングトランジスタのソース・ドレインと
なる拡散層とビット線あるいはキャパシタの一方の電極
であるストレージノード電極とを接続する微細なコンタ
クトをトランジスタのゲート電極でもあるワード線とシ
ョートすることなく形成することが問題となる。
【０００３】このような微細なコンタクトに関する課題
を解決する従来例として、例えば特開平３−４９２５９
号公報の「半導体記憶装置およびその製造方法」によ
り、接続導体層としてソース・ドレイン領域上に選択エ
ピタキシャル成長層を用いることが提案されている。図
２８は、同公報にて提案された半導体記憶装置の構造お
よび製造方法を説明するための図であって、図２８
（ａ）は平面図、図２８（ｂ）、（ｃ）および（ｄ）は
それぞれ図２８（ａ）のＡ−Ａ′線、Ｂ−Ｂ′線および
Ｃ−Ｃ′線での断面図である。図２８に示すように、比
抵抗５Ω・ｃｍのｐ型シリコン基板３０１内に通常のＬ
ＯＣＯＳ（シリコン選択酸化）法により素子分離絶縁膜
３０２およびパンチスルーストッパ用のｐ- 型拡散層３
０３を形成する。
を解決する従来例として、例えば特開平３−４９２５９
号公報の「半導体記憶装置およびその製造方法」によ
り、接続導体層としてソース・ドレイン領域上に選択エ
ピタキシャル成長層を用いることが提案されている。図
２８は、同公報にて提案された半導体記憶装置の構造お
よび製造方法を説明するための図であって、図２８
（ａ）は平面図、図２８（ｂ）、（ｃ）および（ｄ）は
それぞれ図２８（ａ）のＡ−Ａ′線、Ｂ−Ｂ′線および
Ｃ−Ｃ′線での断面図である。図２８に示すように、比
抵抗５Ω・ｃｍのｐ型シリコン基板３０１内に通常のＬ
ＯＣＯＳ（シリコン選択酸化）法により素子分離絶縁膜
３０２およびパンチスルーストッパ用のｐ- 型拡散層３
０３を形成する。
【０００４】次に、９００℃、１０分の熱酸化を行うこ
とにより膜厚１０ｎｍの酸化シリコン層からなるゲート
絶縁膜３０４を形成した後、７００℃のＳｉＨ2 Ｃｌ2
雰囲気でのＣＶＤ法により膜厚３００ｎｍの多結晶シリ
コン層を堆積し、９００℃で５分のリン拡散を行う。さ
らにＣＶＤ法により５０〜３００ｎｍの酸化シリコン膜
を堆積し、フォトリソグラフィ技術および反応性イオン
エッチングにより酸化シリコン膜および多結晶シリコン
層をパターニングしてゲート上絶縁膜３０６およびゲー
ト電極３０５を形成する。
とにより膜厚１０ｎｍの酸化シリコン層からなるゲート
絶縁膜３０４を形成した後、７００℃のＳｉＨ2 Ｃｌ2
雰囲気でのＣＶＤ法により膜厚３００ｎｍの多結晶シリ
コン層を堆積し、９００℃で５分のリン拡散を行う。さ
らにＣＶＤ法により５０〜３００ｎｍの酸化シリコン膜
を堆積し、フォトリソグラフィ技術および反応性イオン
エッチングにより酸化シリコン膜および多結晶シリコン
層をパターニングしてゲート上絶縁膜３０６およびゲー
ト電極３０５を形成する。
【０００５】そして、このゲート電極３０５をマスクと
してリンまたはヒ素のイオン注入を４０ｋｅＶ、１×１
０14／ｃｍ2 の条件で行い、ｎ- 拡散層３０８を形成す
る。この後、ＣＶＤ法により５０〜１５０ｎｍ程度の酸
化シリコン膜を堆積した後、反応性イオンエッチングに
より、このゲート電極３０５およびゲート上絶縁膜３０
６の側壁のみに残留せしめ、ゲート側壁絶縁膜３０７と
する。そして、選択エピタキシャル成長法によりシリコ
ン基板上にシリコンを成長させて、シリコン成長層３０
９をゲート上絶縁膜３０６の上に乗り上げるように形成
した後、ゲート電極３０５をマスクとしてたとえばリン
またはヒ素のイオン注入（５０ｋｅＶ、１×１０15／ｃ
ｍ2 ）を行い、ソース・ドレイン領域としてのｎ+ 拡散
層３１０を形成する。そして、基板表面全体に膜厚３０
０ｎｍ程度の酸化シリコン膜からなる第１層間絶縁膜３
１１を形成する。
してリンまたはヒ素のイオン注入を４０ｋｅＶ、１×１
０14／ｃｍ2 の条件で行い、ｎ- 拡散層３０８を形成す
る。この後、ＣＶＤ法により５０〜１５０ｎｍ程度の酸
化シリコン膜を堆積した後、反応性イオンエッチングに
より、このゲート電極３０５およびゲート上絶縁膜３０
６の側壁のみに残留せしめ、ゲート側壁絶縁膜３０７と
する。そして、選択エピタキシャル成長法によりシリコ
ン基板上にシリコンを成長させて、シリコン成長層３０
９をゲート上絶縁膜３０６の上に乗り上げるように形成
した後、ゲート電極３０５をマスクとしてたとえばリン
またはヒ素のイオン注入（５０ｋｅＶ、１×１０15／ｃ
ｍ2 ）を行い、ソース・ドレイン領域としてのｎ+ 拡散
層３１０を形成する。そして、基板表面全体に膜厚３０
０ｎｍ程度の酸化シリコン膜からなる第１層間絶縁膜３
１１を形成する。
【０００６】このようにしてＭＯＳＦＥＴを形成した
後、フォトリソグラフィ技術および反応性イオンエッチ
ングにより、ストレージノードコンタクト３１２を開口
する。ここで、シリコン成長層３０９はゲート上絶縁膜
３０６の上に乗り上げるように形成されているため、ス
トレージノードコンタクト３１２の開口においてゲート
電極との目合わせ余裕が大きくなり、ゲート電極３０５
に達するようにエッチングされることはない。この後、
７００℃のＳｉＨ2 Ｃｌ2 雰囲を用いたＣＶＤ法によ
り、基板表面全体に膜厚５０〜４００ｎｍの多結晶シリ
コン膜を堆積し、９００℃で５０分のリン拡散を行った
後、フォトリソグラフィ技術および反応性イオンエッチ
ングによりストレージノード電極３１３を形成する。
後、フォトリソグラフィ技術および反応性イオンエッチ
ングにより、ストレージノードコンタクト３１２を開口
する。ここで、シリコン成長層３０９はゲート上絶縁膜
３０６の上に乗り上げるように形成されているため、ス
トレージノードコンタクト３１２の開口においてゲート
電極との目合わせ余裕が大きくなり、ゲート電極３０５
に達するようにエッチングされることはない。この後、
７００℃のＳｉＨ2 Ｃｌ2 雰囲を用いたＣＶＤ法によ
り、基板表面全体に膜厚５０〜４００ｎｍの多結晶シリ
コン膜を堆積し、９００℃で５０分のリン拡散を行った
後、フォトリソグラフィ技術および反応性イオンエッチ
ングによりストレージノード電極３１３を形成する。
【０００７】次に、ＣＶＤ法により、基板表面全体に膜
厚１０ｎｍの窒化シリコン膜を堆積し、９５０℃の水蒸
気雰囲気中で３０分程度酸化することにより酸化シリコ
ン膜と窒化シリコン膜との２層構造のキャパシタ絶縁膜
３１４を形成し、さらに全面に多結晶シリコン膜を堆積
しドーピングをした後、フォトリソグラフィ技術および
反応性イオンエッチングにより、パターニングしてプレ
ート電極３１５を形成する。次に、全面に酸化シリコン
膜およびＢＰＳＧ膜を６００ｎｍ堆積し、９００℃８０
分のＢＰＳＧメルト工程を行って第２層間絶縁膜３１６
を形成し、ビット線コンタクト３１７をフォトリソグラ
フィ技術および反応性イオンエッチングにより開口す
る。
厚１０ｎｍの窒化シリコン膜を堆積し、９５０℃の水蒸
気雰囲気中で３０分程度酸化することにより酸化シリコ
ン膜と窒化シリコン膜との２層構造のキャパシタ絶縁膜
３１４を形成し、さらに全面に多結晶シリコン膜を堆積
しドーピングをした後、フォトリソグラフィ技術および
反応性イオンエッチングにより、パターニングしてプレ
ート電極３１５を形成する。次に、全面に酸化シリコン
膜およびＢＰＳＧ膜を６００ｎｍ堆積し、９００℃８０
分のＢＰＳＧメルト工程を行って第２層間絶縁膜３１６
を形成し、ビット線コンタクト３１７をフォトリソグラ
フィ技術および反応性イオンエッチングにより開口す
る。
【０００８】そして最後に、多結晶シリコン層またはポ
リサイドあるいはアルミニウム層を全面に堆積し、さら
にフォトリソグラフィ技術および反応性イオンエッチン
グ法あるいは等方性エッチング法（ＣＤＥ法など）によ
り、パターニングしてビット線３１８を形成した後、第
３層間絶縁膜３１９としての酸化シリコン膜を形成し
て、図２８に示すメモリセル部の基本構造が完成する。
リサイドあるいはアルミニウム層を全面に堆積し、さら
にフォトリソグラフィ技術および反応性イオンエッチン
グ法あるいは等方性エッチング法（ＣＤＥ法など）によ
り、パターニングしてビット線３１８を形成した後、第
３層間絶縁膜３１９としての酸化シリコン膜を形成し
て、図２８に示すメモリセル部の基本構造が完成する。
【０００９】
【発明が解決しようとする課題】通常、選択エピタキシ
ャル成長法によるシリコン成長層は高さ方向にのみ成長
するだけでなく、横方向にも成長し広がる。上述のよう
に、シリコン成長層３０９をゲート上絶縁膜３０６上に
乗り上げるように形成するとき、図２８（ｂ）の断面図
では、ゲート上絶縁膜３０６の高さまではゲート電極３
０５およびその側面に形成されたゲート側面絶縁膜３０
７によってシリコン成長層３０９の横方向への成長は防
がれ、ゲート上絶縁膜３０６の高さまで成長した後に横
方向にも成長して乗り上げることができる。一方、図２
８（ｄ）の断面図では、横方向にゲート電極３０６がな
いため、シリコン成長層３０９の成長初期から素子分離
絶縁膜３０２上へ横方向成長する。すなわち、シリコン
成長層３０９の膜厚が素子分離絶縁膜３０２によって画
定された素子分離幅の１／２を越えると、シリコン成長
層３０９どうしがショートしてしまうことが考えられ
る。即ち、ショートを防ぐためには、素子分離絶縁膜の
幅を広くするか、あるいはシリコン成長層３０９の成長
膜厚を制限しなければならず、その結果、素子分離領域
の微細化が妨げられたり、あるいは素子が微細化される
とシリコン成長層をゲート上絶縁膜３０６の上に乗り上
げることができないという問題を生じる。
ャル成長法によるシリコン成長層は高さ方向にのみ成長
するだけでなく、横方向にも成長し広がる。上述のよう
に、シリコン成長層３０９をゲート上絶縁膜３０６上に
乗り上げるように形成するとき、図２８（ｂ）の断面図
では、ゲート上絶縁膜３０６の高さまではゲート電極３
０５およびその側面に形成されたゲート側面絶縁膜３０
７によってシリコン成長層３０９の横方向への成長は防
がれ、ゲート上絶縁膜３０６の高さまで成長した後に横
方向にも成長して乗り上げることができる。一方、図２
８（ｄ）の断面図では、横方向にゲート電極３０６がな
いため、シリコン成長層３０９の成長初期から素子分離
絶縁膜３０２上へ横方向成長する。すなわち、シリコン
成長層３０９の膜厚が素子分離絶縁膜３０２によって画
定された素子分離幅の１／２を越えると、シリコン成長
層３０９どうしがショートしてしまうことが考えられ
る。即ち、ショートを防ぐためには、素子分離絶縁膜の
幅を広くするか、あるいはシリコン成長層３０９の成長
膜厚を制限しなければならず、その結果、素子分離領域
の微細化が妨げられたり、あるいは素子が微細化される
とシリコン成長層をゲート上絶縁膜３０６の上に乗り上
げることができないという問題を生じる。
【００１０】上記公報には、「シリコン成長層をゲート
上絶縁膜上に乗り上げるように形成した場合ショートす
ることが考えられるが、この場合、Ａ−Ａ′方向のスト
ライプ状パターンで容易に成長層どうしのショートをエ
ッチングすることにより防ぐことができる。」とある。
しかし、ショートをエッチングするには素子分離絶縁膜
上で行わなければならないところ、素子が微細化される
とショートをエッチングするためのストライプパターン
と素子分離領域との合わせ余裕は少なくなるため、スト
ライプパターンの目合わせズレによって拡散層上の成長
層までエッチングしてしまう可能性が高くなる。また、
ショートをエッチングする工程を設けることは、本来選
択成長によって自己整合的にシリコン成長層を形成する
という一つの利点の放棄し、新たなマスクパターンの形
成とエッチング工程を必要とすることを意味しており、
製造工程数の増加をもたらすという欠点もある。而し
て、近年では、微細化のためにおよび段差を軽減するた
めに素子分離絶縁膜をシリコン基板内に埋め込む溝型分
離方式が採用されることが多くなってきているがこの場
合には、シリコン成長層のショートは一層起こりやすく
なる。
上絶縁膜上に乗り上げるように形成した場合ショートす
ることが考えられるが、この場合、Ａ−Ａ′方向のスト
ライプ状パターンで容易に成長層どうしのショートをエ
ッチングすることにより防ぐことができる。」とある。
しかし、ショートをエッチングするには素子分離絶縁膜
上で行わなければならないところ、素子が微細化される
とショートをエッチングするためのストライプパターン
と素子分離領域との合わせ余裕は少なくなるため、スト
ライプパターンの目合わせズレによって拡散層上の成長
層までエッチングしてしまう可能性が高くなる。また、
ショートをエッチングする工程を設けることは、本来選
択成長によって自己整合的にシリコン成長層を形成する
という一つの利点の放棄し、新たなマスクパターンの形
成とエッチング工程を必要とすることを意味しており、
製造工程数の増加をもたらすという欠点もある。而し
て、近年では、微細化のためにおよび段差を軽減するた
めに素子分離絶縁膜をシリコン基板内に埋め込む溝型分
離方式が採用されることが多くなってきているがこの場
合には、シリコン成長層のショートは一層起こりやすく
なる。
【００１１】したがって、本発明の解決すべき課題は、
素子が微細化された半導体装置の製造方法において、シ
リコン成長層をゲート上絶縁膜上に乗り上げて形成して
も、そして素子分離絶縁膜を半導体基板内に埋め込んで
形成しても、素子分離領域上でのシリコン成長層のショ
ートを防ぐことができるようにすることである。
素子が微細化された半導体装置の製造方法において、シ
リコン成長層をゲート上絶縁膜上に乗り上げて形成して
も、そして素子分離絶縁膜を半導体基板内に埋め込んで
形成しても、素子分離領域上でのシリコン成長層のショ
ートを防ぐことができるようにすることである。
【００１２】
【課題を解決するための手段】上述した本発明の課題
は、 素子分離絶縁膜によって画定された素子領域上に、
ゲート絶縁膜を介してゲート上絶縁膜を有するゲート電
極を形成し、 ゲート電極およびゲート上絶縁膜の側面に、ゲート
側壁絶縁膜を形成し、 素子領域上に、シリコン基板に垂直な方向にのみシ
リコンがエピタキシャル成長する条件により、第１のシ
リコン成長層を形成し、 前記第１のシリコン成長層上に、等方的にシリコン
がエピタキシャル成長する条件により、第２のシリコン
成長層を形成、することにより解決することができる。
は、 素子分離絶縁膜によって画定された素子領域上に、
ゲート絶縁膜を介してゲート上絶縁膜を有するゲート電
極を形成し、 ゲート電極およびゲート上絶縁膜の側面に、ゲート
側壁絶縁膜を形成し、 素子領域上に、シリコン基板に垂直な方向にのみシ
リコンがエピタキシャル成長する条件により、第１のシ
リコン成長層を形成し、 前記第１のシリコン成長層上に、等方的にシリコン
がエピタキシャル成長する条件により、第２のシリコン
成長層を形成、することにより解決することができる。
【００１３】
【発明の実施の形態】本発明の半導体装置の製造方法
は、（１）第１の結晶面方位を主面とする第１導電型シ
リコン基板の主表面の所望の領域に、素子分離絶縁膜
を、素子分離領域を画定する素子分離パターンを構成す
る各辺を含む前記主面に垂直な面が前記第１の結晶面方
位とは異なる第２の結晶面方位となるパターンに形成す
る工程と、（２）前記素子分離絶縁膜によって画定され
た前記第１導電型シリコン基板の表面にゲート絶縁膜を
形成し、その上に第１の導電体層と第１の絶縁膜を堆積
した後、前記第１の絶縁膜と前記第１の導電体層をパタ
ーニングして、ゲート上絶縁膜付きのゲート電極を形成
する工程と、（３）全面に第２の絶縁膜を堆積し、これ
をエッチバックしさらに前記素子分離絶縁膜を所定の深
さまでエッチングして前記ゲート上絶縁膜および前記ゲ
ート電極の側面にゲート側壁絶縁膜を形成するとともに
前記第１導電型シリコン基板の前記主面および側面を露
出させる工程と、（４）前記第１の結晶面方位の面での
成長速度が前記第２の結晶面方位の面での成長速度より
十分大きな選択エピタキシャル成長条件を用いて露出し
たシリコン基板上に該シリコン基板の主面と垂直な方向
にシリコンを成長させ、前記ゲート上絶縁膜の表面の高
さと同程度の高さの、第２導電型の不純物を含む第１の
シリコン成長層を形成する工程と、（５）等方性の選択
エピタキシャル成長条件を用いて前記第１のシリコン成
長層上にシリコンを等方的に成長させ、一部が前記ゲー
ト上絶縁膜上および前記素子分離絶縁膜上に乗り上げ
た、第２導電型不純物を含む第２のシリコン成長層を形
成する工程と、（６）表面に第１の層間絶縁膜を堆積
し、該第１の層間絶縁膜を選択的にエッチング除去して
ゲート電極を挟む前記第２のシリコン成長層の内一方の
側の第２のシリコン成長層の表面を露出させる第１のコ
ンタクト孔を開口する工程と、（７）前記第１の層間絶
縁膜上に、前記第１のコンタクト孔を介して前記第２の
シリコン成長層に接続された第２の導電体層を形成し、
これをパターニングして下層導電体層を形成する工程
と、（８）全面に第２の層間絶縁膜を堆積し、該第２の
層間絶縁膜を選択的にエッチング除去してゲート電極を
挟む第２のシリコン成長層の内他方の側の第２のシリコ
ン成長層の表面を露出させる第２のコンタクト孔を開口
する工程と、（９）前記第２の層間絶縁膜上に、前記第
２のコンタクト孔を介して前記第２のシリコン成長層に
接続された第３の導電体層を形成し、これをパターニン
グして上層導電体層を形成する工程と、を有することを
特徴とする。
は、（１）第１の結晶面方位を主面とする第１導電型シ
リコン基板の主表面の所望の領域に、素子分離絶縁膜
を、素子分離領域を画定する素子分離パターンを構成す
る各辺を含む前記主面に垂直な面が前記第１の結晶面方
位とは異なる第２の結晶面方位となるパターンに形成す
る工程と、（２）前記素子分離絶縁膜によって画定され
た前記第１導電型シリコン基板の表面にゲート絶縁膜を
形成し、その上に第１の導電体層と第１の絶縁膜を堆積
した後、前記第１の絶縁膜と前記第１の導電体層をパタ
ーニングして、ゲート上絶縁膜付きのゲート電極を形成
する工程と、（３）全面に第２の絶縁膜を堆積し、これ
をエッチバックしさらに前記素子分離絶縁膜を所定の深
さまでエッチングして前記ゲート上絶縁膜および前記ゲ
ート電極の側面にゲート側壁絶縁膜を形成するとともに
前記第１導電型シリコン基板の前記主面および側面を露
出させる工程と、（４）前記第１の結晶面方位の面での
成長速度が前記第２の結晶面方位の面での成長速度より
十分大きな選択エピタキシャル成長条件を用いて露出し
たシリコン基板上に該シリコン基板の主面と垂直な方向
にシリコンを成長させ、前記ゲート上絶縁膜の表面の高
さと同程度の高さの、第２導電型の不純物を含む第１の
シリコン成長層を形成する工程と、（５）等方性の選択
エピタキシャル成長条件を用いて前記第１のシリコン成
長層上にシリコンを等方的に成長させ、一部が前記ゲー
ト上絶縁膜上および前記素子分離絶縁膜上に乗り上げ
た、第２導電型不純物を含む第２のシリコン成長層を形
成する工程と、（６）表面に第１の層間絶縁膜を堆積
し、該第１の層間絶縁膜を選択的にエッチング除去して
ゲート電極を挟む前記第２のシリコン成長層の内一方の
側の第２のシリコン成長層の表面を露出させる第１のコ
ンタクト孔を開口する工程と、（７）前記第１の層間絶
縁膜上に、前記第１のコンタクト孔を介して前記第２の
シリコン成長層に接続された第２の導電体層を形成し、
これをパターニングして下層導電体層を形成する工程
と、（８）全面に第２の層間絶縁膜を堆積し、該第２の
層間絶縁膜を選択的にエッチング除去してゲート電極を
挟む第２のシリコン成長層の内他方の側の第２のシリコ
ン成長層の表面を露出させる第２のコンタクト孔を開口
する工程と、（９）前記第２の層間絶縁膜上に、前記第
２のコンタクト孔を介して前記第２のシリコン成長層に
接続された第３の導電体層を形成し、これをパターニン
グして上層導電体層を形成する工程と、を有することを
特徴とする。
【００１４】ＤＲＡＭの製造方法の場合には、下層導電
体層をセルキャパシタのストレージノード電極とし、上
層導電体層をビット線とすることが、あるいは、下層導
電体層をビット線とし、上層導電体層をセルキャパシタ
のストレージノード電極とすることができる。下層導電
体層をストレージノード電極とする場合には、第（７）
の工程の後に、また上層導電体層をストレージノード電
極とする場合には、第（９）の工程の後に、キャパシタ
絶縁膜とプレート電極を形成することが必要となる。ま
た、前記第１の結晶面方位を（１００）面とし、前記第
２の結晶面方位を（１１０）面とすることができる。
体層をセルキャパシタのストレージノード電極とし、上
層導電体層をビット線とすることが、あるいは、下層導
電体層をビット線とし、上層導電体層をセルキャパシタ
のストレージノード電極とすることができる。下層導電
体層をストレージノード電極とする場合には、第（７）
の工程の後に、また上層導電体層をストレージノード電
極とする場合には、第（９）の工程の後に、キャパシタ
絶縁膜とプレート電極を形成することが必要となる。ま
た、前記第１の結晶面方位を（１００）面とし、前記第
２の結晶面方位を（１１０）面とすることができる。
【００１５】［作用］上記製造方法によれば、第１回目
の選択エピタキシャル成長において、Ｓｉの結晶面方位
によって成長速度の異なる条件を利用して、素子分離領
域とゲート側壁絶縁膜によって画定されて露出するシリ
コン基板の表面に垂直方向にのみシリコンを選択エピタ
キシャル成長させることが可能になる。さらに、第２の
選択エピタキシャル成長を、結晶面方位の違いによる成
長速度に差があまりない等方性のエピタキシャル成長と
することにより、基板主面に水平な方向への第２のシリ
コン成長層がゲート上絶縁膜に乗り上げて成長し、かつ
隣り合うシリコン成長層がゲート上絶縁膜上および素子
分離絶縁膜上において接触することのない程度に成長す
るように、第２のシリコン成長層の成長厚さを決定でき
る。即ち、従来例ではシリコン成長層の基板主面に対し
て垂直な方向と水平な方向との成長厚さを独立して制御
することができなかった欠点を本発明の製造方法では解
決し、基板主面に対して水平方向と独立に垂直方向への
シリコン成長層の成長を確定することができる。よっ
て、本発明によれば、ゲート上絶縁膜の表面より高くか
つコンタクトのために十分の広さを有するシリコン成長
層をショートの恐れなく形成することが可能になる。
の選択エピタキシャル成長において、Ｓｉの結晶面方位
によって成長速度の異なる条件を利用して、素子分離領
域とゲート側壁絶縁膜によって画定されて露出するシリ
コン基板の表面に垂直方向にのみシリコンを選択エピタ
キシャル成長させることが可能になる。さらに、第２の
選択エピタキシャル成長を、結晶面方位の違いによる成
長速度に差があまりない等方性のエピタキシャル成長と
することにより、基板主面に水平な方向への第２のシリ
コン成長層がゲート上絶縁膜に乗り上げて成長し、かつ
隣り合うシリコン成長層がゲート上絶縁膜上および素子
分離絶縁膜上において接触することのない程度に成長す
るように、第２のシリコン成長層の成長厚さを決定でき
る。即ち、従来例ではシリコン成長層の基板主面に対し
て垂直な方向と水平な方向との成長厚さを独立して制御
することができなかった欠点を本発明の製造方法では解
決し、基板主面に対して水平方向と独立に垂直方向への
シリコン成長層の成長を確定することができる。よっ
て、本発明によれば、ゲート上絶縁膜の表面より高くか
つコンタクトのために十分の広さを有するシリコン成長
層をショートの恐れなく形成することが可能になる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１〜図９は、本発明による半導体装
置の製造方法の第１の実施例の主な製造工程を順に示し
た図であって、各図において、（ａ）は平面パターン
図、（ｂ）、（ｃ）および（ｄ）は、それぞれ（ａ）図
のＡ−Ａ′線、Ｂ−Ｂ′線、およびＣ−Ｃ′線での断面
図である。なお、この第１の実施例は、０．２５μｍ設
計ルールのＤＲＡＭの製造工程に適用されたものであ
る。比抵抗１０Ω・ｃｍで面方位（１００）のｐ型シリ
コン基板１０１の表面の所望の領域にｎウェルとｐウェ
ル（図示せず）を形成した後、表面の所望の領域にリソ
グラフィ技術によって形成された、素子領域パターン１
０２ａのレジストマスクを用いて深さ３５０ｎｍ程度の
溝を形成し、形成された溝の底面と側面とにホウ素を斜
め回転イオン注入を、２０ｋｅＶ、５×１０12／ｃｍ2
の条件で行う。ここで、素子領域パターン１０２ａの各
辺の方向は、シリコン基板１０１の結晶方位の＜１１０
＞の方向となされている。次に、全面にＣＶＤ法により
酸化シリコン膜を堆積し、ＣＭＰ（化学的機械的研磨）
法により溝にのみ酸化シリコン膜を残存させた後、８５
０℃で３０分の熱処理を行って、イオン注入されたホウ
素を活性化すると、図１に示すように、ｐ型シリコン基
板１０１の表面の高さと表面の高さがほぼ等しい素子分
離絶縁膜１０２および素子分離絶縁膜１０２の側面およ
び底面に接触したパンチスルーストッパ用のｐ- 型拡散
層１０３が形成される。この溝型素子分離分離は、設計
ルールが縮小されたことにより、従来のＬＯＣＯＳ法で
は素子の分離が十分に行われないという問題を回避する
ために用いたものである。
て説明する。 ［第１の実施例］図１〜図９は、本発明による半導体装
置の製造方法の第１の実施例の主な製造工程を順に示し
た図であって、各図において、（ａ）は平面パターン
図、（ｂ）、（ｃ）および（ｄ）は、それぞれ（ａ）図
のＡ−Ａ′線、Ｂ−Ｂ′線、およびＣ−Ｃ′線での断面
図である。なお、この第１の実施例は、０．２５μｍ設
計ルールのＤＲＡＭの製造工程に適用されたものであ
る。比抵抗１０Ω・ｃｍで面方位（１００）のｐ型シリ
コン基板１０１の表面の所望の領域にｎウェルとｐウェ
ル（図示せず）を形成した後、表面の所望の領域にリソ
グラフィ技術によって形成された、素子領域パターン１
０２ａのレジストマスクを用いて深さ３５０ｎｍ程度の
溝を形成し、形成された溝の底面と側面とにホウ素を斜
め回転イオン注入を、２０ｋｅＶ、５×１０12／ｃｍ2
の条件で行う。ここで、素子領域パターン１０２ａの各
辺の方向は、シリコン基板１０１の結晶方位の＜１１０
＞の方向となされている。次に、全面にＣＶＤ法により
酸化シリコン膜を堆積し、ＣＭＰ（化学的機械的研磨）
法により溝にのみ酸化シリコン膜を残存させた後、８５
０℃で３０分の熱処理を行って、イオン注入されたホウ
素を活性化すると、図１に示すように、ｐ型シリコン基
板１０１の表面の高さと表面の高さがほぼ等しい素子分
離絶縁膜１０２および素子分離絶縁膜１０２の側面およ
び底面に接触したパンチスルーストッパ用のｐ- 型拡散
層１０３が形成される。この溝型素子分離分離は、設計
ルールが縮小されたことにより、従来のＬＯＣＯＳ法で
は素子の分離が十分に行われないという問題を回避する
ために用いたものである。
【００１７】次に、８５０℃で熱酸化を行うことにより
露出したｐ型シリコン基板１０１の表面に膜厚８．５ｎ
ｍの酸化シリコン層からなるゲート絶縁膜１０４を形成
した後、７００℃のＣＶＤ法により膜厚５０ｎｍのリン
ドープ多結晶シリコン層を堆積し、その上にスパッタ法
により膜厚１００ｎｍのタングステンシリサイド膜を堆
積して、リンドープ多結晶シリコン膜とタングステンシ
リサイド膜の積層膜からなるゲート電極１０５を形成す
るための導体膜を形成する。さらにゲート上絶縁膜１０
６となる酸化シリコン膜をＣＶＤ法により１５０ｎｍの
膜厚に堆積した後、リソグラフィ技術により形成された
ゲート電極パターン１０５ａのマスクを用いて反応性イ
オンエッチングにより上記酸化シリコン膜および積層導
電膜をパターニングしてゲート上絶縁膜１０６およびゲ
ート電極１０５を形成する。
露出したｐ型シリコン基板１０１の表面に膜厚８．５ｎ
ｍの酸化シリコン層からなるゲート絶縁膜１０４を形成
した後、７００℃のＣＶＤ法により膜厚５０ｎｍのリン
ドープ多結晶シリコン層を堆積し、その上にスパッタ法
により膜厚１００ｎｍのタングステンシリサイド膜を堆
積して、リンドープ多結晶シリコン膜とタングステンシ
リサイド膜の積層膜からなるゲート電極１０５を形成す
るための導体膜を形成する。さらにゲート上絶縁膜１０
６となる酸化シリコン膜をＣＶＤ法により１５０ｎｍの
膜厚に堆積した後、リソグラフィ技術により形成された
ゲート電極パターン１０５ａのマスクを用いて反応性イ
オンエッチングにより上記酸化シリコン膜および積層導
電膜をパターニングしてゲート上絶縁膜１０６およびゲ
ート電極１０５を形成する。
【００１８】そして、このゲート電極１０５および素子
分離絶縁膜１０２をマスクとしてリンまたはヒ素のイオ
ン注入を３０ｋｅＶ、２×１０13ｃｍ-2の条件で行い、
ｎ-拡散層１０８を形成する。この後、ＣＶＤ法により
５０ｎｍ程度の酸化シリコン膜を堆積した後、反応性イ
オンエッチングにより、酸化シリコン膜とゲート絶縁膜
１０４をエツチバックして側壁のみに残留せしめ、ゲー
ト側壁絶縁膜１０７とすると図２に示す構造が得られ
る。このエツチバックにおいてゲート上絶縁膜１０６の
膜厚は１００ｎｍ程度となり、素子分離絶縁膜は５０ｎ
ｍ程度エッチングされ、ゲート電極１０４の形成されて
いない領域の素子分離絶縁膜の表面の高さは露出したｐ
型シリコン基板１０１の表面の高さより５０ｎｍ程度低
くなる。このとき、素子分離絶縁膜１０２の表面より出
っ張ったｐ型シリコン基板１０１の側面の面方位は（１
１０）面となる。
分離絶縁膜１０２をマスクとしてリンまたはヒ素のイオ
ン注入を３０ｋｅＶ、２×１０13ｃｍ-2の条件で行い、
ｎ-拡散層１０８を形成する。この後、ＣＶＤ法により
５０ｎｍ程度の酸化シリコン膜を堆積した後、反応性イ
オンエッチングにより、酸化シリコン膜とゲート絶縁膜
１０４をエツチバックして側壁のみに残留せしめ、ゲー
ト側壁絶縁膜１０７とすると図２に示す構造が得られ
る。このエツチバックにおいてゲート上絶縁膜１０６の
膜厚は１００ｎｍ程度となり、素子分離絶縁膜は５０ｎ
ｍ程度エッチングされ、ゲート電極１０４の形成されて
いない領域の素子分離絶縁膜の表面の高さは露出したｐ
型シリコン基板１０１の表面の高さより５０ｎｍ程度低
くなる。このとき、素子分離絶縁膜１０２の表面より出
っ張ったｐ型シリコン基板１０１の側面の面方位は（１
１０）面となる。
【００１９】次に、基板温度７００℃、圧力１×１０-2
Ｐａ、Ｓｉ2 Ｈ6 のガス流量１ｓｃｃｍ、ＰＨ3 （１％
Ｈ2 希釈）のガス流量０．１ｓｃｃｍの第１の選択エピ
タキシャル成長条件により、第１のシリコン成長層１０
９をゲート上絶縁膜１０６の表面の高さと同程度の高さ
になるように２５０ｎｍ程度の膜厚に形成すると図３に
示す構造となる。この第１の選択エピタキシャル成長条
件では、（１００）面の成長速度は（１１０）面の成長
速度の１００倍以上であるために、露出したｐ型シリコ
ン基板１０１の上面に垂直な方向に前記第１のシリコン
成長層１０９は成長するが、側面方向にはほとんど成長
しない。また、第１のシリコン成長層１０９にはリンが
１×１０19ｃｍ-3程度含まれている。なお、第１の選択
エピタキシャル成長に用いた条件は用いる装置によって
変化するため、この条件に限定されず、異方性成長が可
能な条件であればよい。
Ｐａ、Ｓｉ2 Ｈ6 のガス流量１ｓｃｃｍ、ＰＨ3 （１％
Ｈ2 希釈）のガス流量０．１ｓｃｃｍの第１の選択エピ
タキシャル成長条件により、第１のシリコン成長層１０
９をゲート上絶縁膜１０６の表面の高さと同程度の高さ
になるように２５０ｎｍ程度の膜厚に形成すると図３に
示す構造となる。この第１の選択エピタキシャル成長条
件では、（１００）面の成長速度は（１１０）面の成長
速度の１００倍以上であるために、露出したｐ型シリコ
ン基板１０１の上面に垂直な方向に前記第１のシリコン
成長層１０９は成長するが、側面方向にはほとんど成長
しない。また、第１のシリコン成長層１０９にはリンが
１×１０19ｃｍ-3程度含まれている。なお、第１の選択
エピタキシャル成長に用いた条件は用いる装置によって
変化するため、この条件に限定されず、異方性成長が可
能な条件であればよい。
【００２０】次に、基板温度７００℃、圧力１×１０-2
Ｐａ、Ｓｉ2 Ｈ6 のガス流量１０ｓｃｃｍ、ＰＨ3 （１
％Ｈ2 希釈）のガス流０．１ｓｃｃｍの第２の選択エピ
タキシャル成長条件により、第２のシリコン成長層１１
０を膜厚１００ｎｍ程度に成長させると図４に示す構造
が得られる。この第２の選択エピタキシャル成長条件で
は、（１００）面の成長速度は（１１０）面の成長速度
と同程度であるため、前記第１のシリコン成長層１０９
の上面方向とおよび側面方向とも等方成長する。その結
果、図４（ｂ）に示すように、第２のシリコン成長層１
１０はゲート上絶縁膜１０６上まで張り出して成長され
るが、ゲート電極の線幅が０．２５μｍ程度であり、ゲ
ート側壁絶縁膜１０７の膜厚５０ｎｍであるために、隣
り合う第２のシリコン成長層１１０の間隔は１５０ｎｍ
程度となり、ゲート上絶縁膜１０６上では第２のシリコ
ン成長層１１０は接触することがない。また、図４
（ｄ）に示すように、素子分離絶縁膜１０６上にも第２
のシリコン成長層１１０は張り出して成長するが、素子
分離絶縁膜１０６の幅は３００ｎｍであり、隣り合う第
２のシリコン成長層１１０の間隔は１００ｎｍ程度確保
できるため、隣り合う第２のシリコン成長層１１０は素
子分離絶縁膜１０２上においても接触することはない。
Ｐａ、Ｓｉ2 Ｈ6 のガス流量１０ｓｃｃｍ、ＰＨ3 （１
％Ｈ2 希釈）のガス流０．１ｓｃｃｍの第２の選択エピ
タキシャル成長条件により、第２のシリコン成長層１１
０を膜厚１００ｎｍ程度に成長させると図４に示す構造
が得られる。この第２の選択エピタキシャル成長条件で
は、（１００）面の成長速度は（１１０）面の成長速度
と同程度であるため、前記第１のシリコン成長層１０９
の上面方向とおよび側面方向とも等方成長する。その結
果、図４（ｂ）に示すように、第２のシリコン成長層１
１０はゲート上絶縁膜１０６上まで張り出して成長され
るが、ゲート電極の線幅が０．２５μｍ程度であり、ゲ
ート側壁絶縁膜１０７の膜厚５０ｎｍであるために、隣
り合う第２のシリコン成長層１１０の間隔は１５０ｎｍ
程度となり、ゲート上絶縁膜１０６上では第２のシリコ
ン成長層１１０は接触することがない。また、図４
（ｄ）に示すように、素子分離絶縁膜１０６上にも第２
のシリコン成長層１１０は張り出して成長するが、素子
分離絶縁膜１０６の幅は３００ｎｍであり、隣り合う第
２のシリコン成長層１１０の間隔は１００ｎｍ程度確保
できるため、隣り合う第２のシリコン成長層１１０は素
子分離絶縁膜１０２上においても接触することはない。
【００２１】仮に、従来例と同様に、第１のシリコンエ
ピタキシャル成長条件による第１のシリコン成長層１０
９の堆積を行わずに、第２の選択エピタキシャル成長条
件を用いてシリコン成長層をゲート上絶縁膜上にまで張
り出すように形成するために膜厚３５０ｎｍ程度堆積す
ると、ゲート上絶縁膜１０６上では本第１の実施例と同
様に隣り合うシリコン成長層の間隔は１５０ｎｍ程度と
することができるが、素子分離絶縁膜１０２上では、シ
リコン成長層は完全に接触することになる。なお、第２
のシリコン成長層１１０にもリンが１×１０19／ｃｍ3
程度含まれている。また、第２の選択エピタキシャル成
長も実施例での条件に限定されるものではなく、等方成
長が行われる条件であればよい。
ピタキシャル成長条件による第１のシリコン成長層１０
９の堆積を行わずに、第２の選択エピタキシャル成長条
件を用いてシリコン成長層をゲート上絶縁膜上にまで張
り出すように形成するために膜厚３５０ｎｍ程度堆積す
ると、ゲート上絶縁膜１０６上では本第１の実施例と同
様に隣り合うシリコン成長層の間隔は１５０ｎｍ程度と
することができるが、素子分離絶縁膜１０２上では、シ
リコン成長層は完全に接触することになる。なお、第２
のシリコン成長層１１０にもリンが１×１０19／ｃｍ3
程度含まれている。また、第２の選択エピタキシャル成
長も実施例での条件に限定されるものではなく、等方成
長が行われる条件であればよい。
【００２２】次に、基板表面全体に膜厚１００ｎｍ程度
の酸化シリコン膜と膜厚３００ｎｍ程度のＢＰＳＧ膜を
堆積し、８００℃で１０分の熱処理を行った後、ＢＰＳ
Ｇを２００ｎｍ程度エツチバックして、酸化シリコン膜
およびＢＰＳＧ膜からなる第１層間絶縁膜１１２を形成
する。前記熱処理によって、第１のシリコン成長層１０
９からｎ- 拡散層１０８へリンが拡散してｎ+ 拡散層１
１１が形成される。次に、リソグラフィ技術によって形
成されたストレージノードコンタクトパターン１１３ａ
の開口を有するレジストマスクを用いて、第１層間絶縁
膜１１２を選択的にエッチングして、第２のシリコン成
長層１１０に到達するストレージノードコンタクト１１
３を開口すると図５に示す構造となる。
の酸化シリコン膜と膜厚３００ｎｍ程度のＢＰＳＧ膜を
堆積し、８００℃で１０分の熱処理を行った後、ＢＰＳ
Ｇを２００ｎｍ程度エツチバックして、酸化シリコン膜
およびＢＰＳＧ膜からなる第１層間絶縁膜１１２を形成
する。前記熱処理によって、第１のシリコン成長層１０
９からｎ- 拡散層１０８へリンが拡散してｎ+ 拡散層１
１１が形成される。次に、リソグラフィ技術によって形
成されたストレージノードコンタクトパターン１１３ａ
の開口を有するレジストマスクを用いて、第１層間絶縁
膜１１２を選択的にエッチングして、第２のシリコン成
長層１１０に到達するストレージノードコンタクト１１
３を開口すると図５に示す構造となる。
【００２３】ここで、第２のシリコン成長層１１０はゲ
ート上絶縁膜１０６の上に５０ｎｍ張り出して形成さ
れ、また、素子分離絶縁膜１０２の上に１００ｎｍ張り
出して形成されているために、ストレージノードコンタ
クト１１３を開口するに際してゲートとの目合わせ余裕
は５０ｎｍ大きくなり、素子分離絶縁膜との目合わせ余
裕は１００ｎｍ大きくなる。次に、７００℃のＣＶＤ法
により、基板表面全体に膜厚８００ｎｍのリンドープ多
結晶シリコン膜を堆積し、リソグラフィ技術により形成
されたストレージノード電極パターン１１４ａのレジス
トマスクを用いてリンドープ多結晶シリコン膜を反応性
イオンエッチングによりパターニングしてストレージノ
ード電極１１４を形成すると図６に示す構造が得られ
る。
ート上絶縁膜１０６の上に５０ｎｍ張り出して形成さ
れ、また、素子分離絶縁膜１０２の上に１００ｎｍ張り
出して形成されているために、ストレージノードコンタ
クト１１３を開口するに際してゲートとの目合わせ余裕
は５０ｎｍ大きくなり、素子分離絶縁膜との目合わせ余
裕は１００ｎｍ大きくなる。次に、７００℃のＣＶＤ法
により、基板表面全体に膜厚８００ｎｍのリンドープ多
結晶シリコン膜を堆積し、リソグラフィ技術により形成
されたストレージノード電極パターン１１４ａのレジス
トマスクを用いてリンドープ多結晶シリコン膜を反応性
イオンエッチングによりパターニングしてストレージノ
ード電極１１４を形成すると図６に示す構造が得られ
る。
【００２４】次に、ＣＶＤ法により、基板表面全体に酸
化シリコン膜に換算した膜厚が２．５ｎｍとなるように
酸化タンタル膜を堆積し、８００℃の酸素雰囲気中で１
分程度酸化することによりキャパシタ絶縁膜１１５を形
成する。さらにスパッタ法により全面に窒化チタン膜を
堆積した後、リソグラフィ技術により形成されたプレー
ト電極パターン１１６ａのレジストマスクを用いて反応
性イオンエッチングにより窒化チタン膜をパターニング
してプレート電極１１６を形成すると、図７に示す構造
が得られる。次に、全面に酸化シリコン膜およびＢＰＳ
Ｇ膜を３００ｎｍ堆積し、８００℃１０分の熱処理を行
い第２層間絶縁膜１１７を形成した後、リソグラフィ技
術により形成されたビット線コンタクトパターン１１８
ａのマスクを用いて反応性イオンエッチングにより第２
のシリコン成長層に達するビット線コンタクト１１８を
開口すると図８に示す構造となる。
化シリコン膜に換算した膜厚が２．５ｎｍとなるように
酸化タンタル膜を堆積し、８００℃の酸素雰囲気中で１
分程度酸化することによりキャパシタ絶縁膜１１５を形
成する。さらにスパッタ法により全面に窒化チタン膜を
堆積した後、リソグラフィ技術により形成されたプレー
ト電極パターン１１６ａのレジストマスクを用いて反応
性イオンエッチングにより窒化チタン膜をパターニング
してプレート電極１１６を形成すると、図７に示す構造
が得られる。次に、全面に酸化シリコン膜およびＢＰＳ
Ｇ膜を３００ｎｍ堆積し、８００℃１０分の熱処理を行
い第２層間絶縁膜１１７を形成した後、リソグラフィ技
術により形成されたビット線コンタクトパターン１１８
ａのマスクを用いて反応性イオンエッチングにより第２
のシリコン成長層に達するビット線コンタクト１１８を
開口すると図８に示す構造となる。
【００２５】そして最後に、多結晶シリコン層、シリサ
イド膜、ポリサイド膜またはアルミニウム層を全面に堆
積し、さらにリソグラフィ技術を用いて形成されたビッ
ト線パターンのマスクを用いて反応性イオンエッチング
法によりパターニングしてビット線１１９を形成した
後、第３層間絶縁膜１２０としての酸化シリコン膜を形
成すると、図９に示すメモリセル部の基本構造が完成す
る。
イド膜、ポリサイド膜またはアルミニウム層を全面に堆
積し、さらにリソグラフィ技術を用いて形成されたビッ
ト線パターンのマスクを用いて反応性イオンエッチング
法によりパターニングしてビット線１１９を形成した
後、第３層間絶縁膜１２０としての酸化シリコン膜を形
成すると、図９に示すメモリセル部の基本構造が完成す
る。
【００２６】［第２の実施例］次に、本発明の第２の実
施例について図面を参照して説明する。図１０〜図２７
は、本発明による半導体装置の製造方法の第２の実施例
の主な製造工程を順に示した図であって、図１０、１
２、１４、１６、１８、２０、２２、２４、２６は、平
面パターン図、図１１、１３、１５、１７、１９、２
１、２３、２５、２７の（ａ）、（ｂ）、（ｃ）および
（ｄ）は、それぞれ１つ前の図番の図のＡ−Ａ′線、Ｂ
−Ｂ′線、Ｃ−Ｃ′線およびＤ−Ｄ′線での断面図であ
る。なお、本実施例は、０．２０μｍ設計ルールのＤＲ
ＡＭの製造工程に本発明を適用したものである。
施例について図面を参照して説明する。図１０〜図２７
は、本発明による半導体装置の製造方法の第２の実施例
の主な製造工程を順に示した図であって、図１０、１
２、１４、１６、１８、２０、２２、２４、２６は、平
面パターン図、図１１、１３、１５、１７、１９、２
１、２３、２５、２７の（ａ）、（ｂ）、（ｃ）および
（ｄ）は、それぞれ１つ前の図番の図のＡ−Ａ′線、Ｂ
−Ｂ′線、Ｃ−Ｃ′線およびＤ−Ｄ′線での断面図であ
る。なお、本実施例は、０．２０μｍ設計ルールのＤＲ
ＡＭの製造工程に本発明を適用したものである。
【００２７】比抵抗１０Ω・ｃｍで面方位（１００）の
ｐ型シリコン基板２０１の表面の所望の領域にｎウェル
とｐウェル（図示せず）を形成した後、表面の所望の領
域にリソグラフィ技術により形成された素子領域パター
ン２０２ａのレジストマスクを用いて反応性イオンエッ
チングによりシリコン基板をエッチングして深さ３００
ｎｍ程度の溝を形成し、形成された溝の底面と側面とに
ホウ素の斜め回転イオン注入を、２０ｋｅＶ、５×１０
12／ｃｍ2 の条件で行なう。ここで、素子領域パターン
２０２ａの各辺の方向は、シリコン基板２０１の結晶方
位の＜１１０＞の方向となされている。次に、全面にＣ
ＶＤ法により酸化シリコン膜を堆積した後、ＣＭＰ法に
より溝にのみ酸化シリコン膜を残存させ、続いて、８５
０℃で３０分の熱処理を行って、イオン注入されたホウ
素を活性化すると、表面の高さがｐ型シリコン基板２０
１の表面の高さとほぼ等しい素子分離絶縁膜２０２およ
び素子分離絶縁膜の側面および底面に接触するパンチス
ルーストッパ用のｐ- 拡散層２０３が形成される〔図１
０、図１１〕。
ｐ型シリコン基板２０１の表面の所望の領域にｎウェル
とｐウェル（図示せず）を形成した後、表面の所望の領
域にリソグラフィ技術により形成された素子領域パター
ン２０２ａのレジストマスクを用いて反応性イオンエッ
チングによりシリコン基板をエッチングして深さ３００
ｎｍ程度の溝を形成し、形成された溝の底面と側面とに
ホウ素の斜め回転イオン注入を、２０ｋｅＶ、５×１０
12／ｃｍ2 の条件で行なう。ここで、素子領域パターン
２０２ａの各辺の方向は、シリコン基板２０１の結晶方
位の＜１１０＞の方向となされている。次に、全面にＣ
ＶＤ法により酸化シリコン膜を堆積した後、ＣＭＰ法に
より溝にのみ酸化シリコン膜を残存させ、続いて、８５
０℃で３０分の熱処理を行って、イオン注入されたホウ
素を活性化すると、表面の高さがｐ型シリコン基板２０
１の表面の高さとほぼ等しい素子分離絶縁膜２０２およ
び素子分離絶縁膜の側面および底面に接触するパンチス
ルーストッパ用のｐ- 拡散層２０３が形成される〔図１
０、図１１〕。
【００２８】次に、８５０℃で熱酸化を行うことにより
露出したｐ型シリコン基板２０１の表面に膜厚７．５ｎ
ｍの酸化シリコン層からなるゲート絶縁膜２０４を形成
した後、７００℃のＣＶＤ法により膜厚５０ｎｍのリン
ドープ多結晶シリコン層を堆積し、その上にスパッタ法
により膜厚１００ｎｍのタングステンシリサイド膜を堆
積し、リンドープ多結晶シリコン膜／タングステンシリ
サイド膜の積層膜からなるゲート電極２０５を形成する
ための導体膜を形成する。さらにゲート上絶縁膜２０６
となる窒化シリコン膜をＣＶＤ法により１５０ｎｍの膜
厚に堆積し、リソグラフィ技術により形成されたゲート
電極パターン２０５ａのレジストマスクを用いた反応性
イオンエツチングにより上記窒化シリコン膜および積層
導体膜をパターニングしてゲート上絶縁膜２０６および
ゲート電極２０５とを形成する。
露出したｐ型シリコン基板２０１の表面に膜厚７．５ｎ
ｍの酸化シリコン層からなるゲート絶縁膜２０４を形成
した後、７００℃のＣＶＤ法により膜厚５０ｎｍのリン
ドープ多結晶シリコン層を堆積し、その上にスパッタ法
により膜厚１００ｎｍのタングステンシリサイド膜を堆
積し、リンドープ多結晶シリコン膜／タングステンシリ
サイド膜の積層膜からなるゲート電極２０５を形成する
ための導体膜を形成する。さらにゲート上絶縁膜２０６
となる窒化シリコン膜をＣＶＤ法により１５０ｎｍの膜
厚に堆積し、リソグラフィ技術により形成されたゲート
電極パターン２０５ａのレジストマスクを用いた反応性
イオンエツチングにより上記窒化シリコン膜および積層
導体膜をパターニングしてゲート上絶縁膜２０６および
ゲート電極２０５とを形成する。
【００２９】そして、このゲート電極２０５および素子
分離絶縁膜２０２をマスクとしてリンまたはヒ素のイオ
ン注入を３０ｋｅＶ、２×１０13ｃｍ-2の条件で行い、
ｎ-拡散層２０８を形成する。この後、ＣＶＤ法により
５０ｎｍ程度の酸化シリコン膜を堆積した後、反応性イ
オンエッチングにより、酸化シリコン膜、素子分離絶縁
膜２０２およびゲート絶縁膜２０４をエツチバックして
堆積された酸化シリコン膜を側壁のみに残留させてゲー
ト側壁絶縁膜２０７を形成する（図１２、図１３）。こ
のエツチバックにより、ゲート上絶縁膜２０６の膜厚は
１００ｎｍ程度となり、素子分離絶縁膜は５０ｎｍ程度
エッチングされ、ゲート電極２０４の形成されていない
領域の素子分離絶縁膜２０２の表面の高さは露出したｐ
型シリコン基板２０１の表面の高さより５０ｎｍ程度低
くなる。なお、素子分離絶縁膜２０２の表面より出っ張
ったｐ型シリコン基板２０１の側面の面方位は（１１
０）面となる。
分離絶縁膜２０２をマスクとしてリンまたはヒ素のイオ
ン注入を３０ｋｅＶ、２×１０13ｃｍ-2の条件で行い、
ｎ-拡散層２０８を形成する。この後、ＣＶＤ法により
５０ｎｍ程度の酸化シリコン膜を堆積した後、反応性イ
オンエッチングにより、酸化シリコン膜、素子分離絶縁
膜２０２およびゲート絶縁膜２０４をエツチバックして
堆積された酸化シリコン膜を側壁のみに残留させてゲー
ト側壁絶縁膜２０７を形成する（図１２、図１３）。こ
のエツチバックにより、ゲート上絶縁膜２０６の膜厚は
１００ｎｍ程度となり、素子分離絶縁膜は５０ｎｍ程度
エッチングされ、ゲート電極２０４の形成されていない
領域の素子分離絶縁膜２０２の表面の高さは露出したｐ
型シリコン基板２０１の表面の高さより５０ｎｍ程度低
くなる。なお、素子分離絶縁膜２０２の表面より出っ張
ったｐ型シリコン基板２０１の側面の面方位は（１１
０）面となる。
【００３０】次に、基板温度７００℃、圧力１×１０-2
Ｐａ、Ｓｉ2 Ｈ6 のガス流量１ｓｃｃｍ、ＰＨ3 （１％
Ｈ2 希釈）のガス流０．１ｓｃｃｍの第１の選択エピタ
キシャル成長条件により、第１のシリコン成長層２０９
をゲート上絶縁膜２０６の表面の高さと同程度の高さに
なるように２５０ｎｍ程度の膜厚に堆積すると図１４、
図１５に示す構造となる。前記第１の選択エピタキシャ
ル成長条件では、（１００）面の成長速度は（１１０）
面の成長速度の１００倍以上であるために、露出したｐ
型シリコン基板２０１の上面方向に第１のシリコン成長
層２０９は成長するが、側面方向にはほとんど成長しな
い。また、第１のシリコン成長層２０９にはリンが１×
１０19ｃｍ-3程度含まれている。
Ｐａ、Ｓｉ2 Ｈ6 のガス流量１ｓｃｃｍ、ＰＨ3 （１％
Ｈ2 希釈）のガス流０．１ｓｃｃｍの第１の選択エピタ
キシャル成長条件により、第１のシリコン成長層２０９
をゲート上絶縁膜２０６の表面の高さと同程度の高さに
なるように２５０ｎｍ程度の膜厚に堆積すると図１４、
図１５に示す構造となる。前記第１の選択エピタキシャ
ル成長条件では、（１００）面の成長速度は（１１０）
面の成長速度の１００倍以上であるために、露出したｐ
型シリコン基板２０１の上面方向に第１のシリコン成長
層２０９は成長するが、側面方向にはほとんど成長しな
い。また、第１のシリコン成長層２０９にはリンが１×
１０19ｃｍ-3程度含まれている。
【００３１】次に、基板温度７００℃、圧力１×１０-2
Ｐａ、Ｓｉ2 Ｈ6 のガス流量１０ｓｃｃｍ、ＰＨ3 （１
％Ｈ2 希釈）のガス流０．１ｓｃｃｍの第２の選択エピ
タキシャル成長条件により、第２のシリコン成長層２１
０を膜厚８０ｎｍ程度形成すると図１６、図１７に示す
構造が得られる。この第２の選択エピタキシャル成長条
件では、（１００）面の成長速度は（１１０）面の成長
速度と同程度であるため、第１のシリコン成長層２０９
の上面方向および側面方向の両方向に成長する。その結
果、図１７（ａ）、（ｂ）に示すように、第２のシリコ
ン成長層２１０はゲート上絶縁膜２０６上に３０ｎｍ張
り出して形成される。ゲート電極の線幅が０．２０μｍ
程度であり、ゲート側壁絶縁膜２０７の膜厚が５０ｎｍ
であるために、隣り合う第２のシリコン成長層の間隔は
１４０ｎｍ程度となり、ゲート上絶縁膜２０６上では第
２のシリコン成長層２１０は接触することがない。ま
た、図１７（ｅ）に示すように、素子分離絶縁膜２０２
上にも第２のシリコン成長層２１０は張り出して形成さ
れるが、素子分離絶縁膜２０２の幅は２５０ｎｍであ
り、隣り合う第２のシリコン成長層２１０の間隔は９０
ｎｍ程度であるために、隣り合う第２のシリコン成長層
２１０は素子分離絶縁膜２０２上においても接触するこ
とはない。
Ｐａ、Ｓｉ2 Ｈ6 のガス流量１０ｓｃｃｍ、ＰＨ3 （１
％Ｈ2 希釈）のガス流０．１ｓｃｃｍの第２の選択エピ
タキシャル成長条件により、第２のシリコン成長層２１
０を膜厚８０ｎｍ程度形成すると図１６、図１７に示す
構造が得られる。この第２の選択エピタキシャル成長条
件では、（１００）面の成長速度は（１１０）面の成長
速度と同程度であるため、第１のシリコン成長層２０９
の上面方向および側面方向の両方向に成長する。その結
果、図１７（ａ）、（ｂ）に示すように、第２のシリコ
ン成長層２１０はゲート上絶縁膜２０６上に３０ｎｍ張
り出して形成される。ゲート電極の線幅が０．２０μｍ
程度であり、ゲート側壁絶縁膜２０７の膜厚が５０ｎｍ
であるために、隣り合う第２のシリコン成長層の間隔は
１４０ｎｍ程度となり、ゲート上絶縁膜２０６上では第
２のシリコン成長層２１０は接触することがない。ま
た、図１７（ｅ）に示すように、素子分離絶縁膜２０２
上にも第２のシリコン成長層２１０は張り出して形成さ
れるが、素子分離絶縁膜２０２の幅は２５０ｎｍであ
り、隣り合う第２のシリコン成長層２１０の間隔は９０
ｎｍ程度であるために、隣り合う第２のシリコン成長層
２１０は素子分離絶縁膜２０２上においても接触するこ
とはない。
【００３２】仮に、従来例と同様に、第１のシリコンエ
ピタキシャル成長条件による第１のシリコン成長層２０
９の堆積を行わずに、第２の選択エピタキシャル成長条
件によってシリコン成長層をゲート上絶縁膜上にまで張
り出すように成長させるために膜厚３３０ｎｍ程度堆積
すると、ゲート上絶縁膜２０６上では本実施例と同様に
隣り合うシリコン成長層の間隔は１４０ｎｍ程度確保で
きるが、素子分離絶縁膜２０２上では、シリコン成長層
は完全に接触することになる。なお、第２のシリコン成
長層２１０にもリンが１×１０19ｃｍ-3程度含まれてい
る。
ピタキシャル成長条件による第１のシリコン成長層２０
９の堆積を行わずに、第２の選択エピタキシャル成長条
件によってシリコン成長層をゲート上絶縁膜上にまで張
り出すように成長させるために膜厚３３０ｎｍ程度堆積
すると、ゲート上絶縁膜２０６上では本実施例と同様に
隣り合うシリコン成長層の間隔は１４０ｎｍ程度確保で
きるが、素子分離絶縁膜２０２上では、シリコン成長層
は完全に接触することになる。なお、第２のシリコン成
長層２１０にもリンが１×１０19ｃｍ-3程度含まれてい
る。
【００３３】次に、表面全体に膜厚１００ｎｍ程度の酸
化シリコン膜と膜厚３００ｎｍ程度のＢＰＳＧ膜を堆積
し、８００℃で１０分の熱処理を行った後、ＢＰＳＧを
２００ｎｍ程度エツチバックして、酸化シリコン膜およ
びＢＰＳＧ膜からなる第１層間絶縁膜２１２を形成す
る。前記熱処理によって、第１のシリコン成長層２０９
からｎ- 拡散層２０８にリンが拡散してｎ+ 拡散層２１
１が形成される。次に、リソグラフィ技術によってビッ
ト線コンタクトパターン２１３ａが開口されたレジスト
マスクを形成し、これを用いて第１層間絶縁膜２１２を
ＣＦ4 とＣＨ2 Ｆ 2 の混合ガスを用いた反応性イオンエ
ッチングにより選択的に除去して、第２のシリコン成長
層２１０の表面に到達するビット線コンタクト２１３を
開口すると図１８、図１９に示す構造が得られる。
化シリコン膜と膜厚３００ｎｍ程度のＢＰＳＧ膜を堆積
し、８００℃で１０分の熱処理を行った後、ＢＰＳＧを
２００ｎｍ程度エツチバックして、酸化シリコン膜およ
びＢＰＳＧ膜からなる第１層間絶縁膜２１２を形成す
る。前記熱処理によって、第１のシリコン成長層２０９
からｎ- 拡散層２０８にリンが拡散してｎ+ 拡散層２１
１が形成される。次に、リソグラフィ技術によってビッ
ト線コンタクトパターン２１３ａが開口されたレジスト
マスクを形成し、これを用いて第１層間絶縁膜２１２を
ＣＦ4 とＣＨ2 Ｆ 2 の混合ガスを用いた反応性イオンエ
ッチングにより選択的に除去して、第２のシリコン成長
層２１０の表面に到達するビット線コンタクト２１３を
開口すると図１８、図１９に示す構造が得られる。
【００３４】ここで、第２のシリコン成長層２１０は窒
化シリコン膜からなるゲート上絶縁膜２０６の上に３０
ｎｍ張り出して形成されている。また、エッチングガス
としてＣＦ4 とＣＨ2 Ｆ2 の混合ガスを用いたことによ
り、酸化シリコン膜およびＢＰＳＧ膜はエッチングされ
るが、窒化シリコン膜はあまりエッチングされないため
に、仮にビット線コンタクト２１３が第２のシリコン成
長層２１０からはずれてゲート上絶縁膜２０６へはみ出
したとしてもビット線コンタクト２１３はゲート電極２
０５に達することはない。第１の実施例では素子分離領
域に対する目合わせ余裕が１００ｎｍであったのに対し
て、ゲートに対する目合わせ余裕は５０ｎｍと小さかっ
たが、第２の実施例ではゲートに対する目合わせ余裕
は、隣の第２のシリコン成長層２１０と接触しない範囲
で、ビット線コンタクト２１３の少なくとも半分が第２
のシリコン成長層２１０上に開口される範囲である１３
０ｎｍにまで拡大する。
化シリコン膜からなるゲート上絶縁膜２０６の上に３０
ｎｍ張り出して形成されている。また、エッチングガス
としてＣＦ4 とＣＨ2 Ｆ2 の混合ガスを用いたことによ
り、酸化シリコン膜およびＢＰＳＧ膜はエッチングされ
るが、窒化シリコン膜はあまりエッチングされないため
に、仮にビット線コンタクト２１３が第２のシリコン成
長層２１０からはずれてゲート上絶縁膜２０６へはみ出
したとしてもビット線コンタクト２１３はゲート電極２
０５に達することはない。第１の実施例では素子分離領
域に対する目合わせ余裕が１００ｎｍであったのに対し
て、ゲートに対する目合わせ余裕は５０ｎｍと小さかっ
たが、第２の実施例ではゲートに対する目合わせ余裕
は、隣の第２のシリコン成長層２１０と接触しない範囲
で、ビット線コンタクト２１３の少なくとも半分が第２
のシリコン成長層２１０上に開口される範囲である１３
０ｎｍにまで拡大する。
【００３５】次に、７００℃のＣＶＤ法により、基板表
面全体に膜厚１５０ｎｍのリンドープ多結晶シリコン膜
を堆積し、エツチバックしてビット線コンタクト孔内に
のみリンドープ多結晶シリコンを埋め込んだ後、膜厚１
００ｎｍのタングステンシリサイド膜をスパッタ法によ
り堆積し、リソグラフィ技術を用いて形成されたビット
線電極パターン２１４ａのマスクを用いてタングステン
シリサイド膜を反応性イオンエッチングにより選択的に
除去してビット線２１４を形成すると、図２０、図２１
に示す構造が得られる。次に、全面に酸化シリコン膜お
よびＢＰＳＧ膜を３００ｎｍ堆積し、８００℃１０分の
熱処理を行い第２層間絶縁膜２１５を形成し、リソグラ
フィ技術により形成されたストレージノードコンタクト
パターン２１６ａのマスクを用いて反応性イオンエッチ
ングにより第２層間絶縁膜２１５および第１層間絶縁膜
２１２を選択的に除去して第２のシリコン成長層２１０
に達するストレージノードコンタクト２１６を開口する
と図２２、図２３に示す構造が得られる。
面全体に膜厚１５０ｎｍのリンドープ多結晶シリコン膜
を堆積し、エツチバックしてビット線コンタクト孔内に
のみリンドープ多結晶シリコンを埋め込んだ後、膜厚１
００ｎｍのタングステンシリサイド膜をスパッタ法によ
り堆積し、リソグラフィ技術を用いて形成されたビット
線電極パターン２１４ａのマスクを用いてタングステン
シリサイド膜を反応性イオンエッチングにより選択的に
除去してビット線２１４を形成すると、図２０、図２１
に示す構造が得られる。次に、全面に酸化シリコン膜お
よびＢＰＳＧ膜を３００ｎｍ堆積し、８００℃１０分の
熱処理を行い第２層間絶縁膜２１５を形成し、リソグラ
フィ技術により形成されたストレージノードコンタクト
パターン２１６ａのマスクを用いて反応性イオンエッチ
ングにより第２層間絶縁膜２１５および第１層間絶縁膜
２１２を選択的に除去して第２のシリコン成長層２１０
に達するストレージノードコンタクト２１６を開口する
と図２２、図２３に示す構造が得られる。
【００３６】次に、７００℃のＣＶＤ法により、基板表
面全体に膜厚８００ｎｍのリンドープ多結晶シリコン膜
を堆積し、リソグラフィ技術を用いて形成されたストレ
ージノード電極パターン２１７ａのマスクを用いてリン
ドープ多結晶シリコン膜を反応性イオンエッチングによ
りパターンニングしてストレージノード電極２１７を形
成すると図２４、図２５に示す構造が得られる。次に、
ＣＶＤ法により、基板表面全体に酸化シリコン膜に換算
した膜厚２．５ｎｍの酸化タンタル膜を堆積し、８００
℃の酸素雰囲気中で１分程度酸化することによりキャパ
シタ絶縁膜２１８を形成する。さらにスパッタ法により
全面に窒化チタン膜を堆積した後、これをリソグラフィ
技術により形成されたプレート電極パターン（メモリセ
ル全体をカバーしているために図示せず）のマスクを用
いて反応性イオンエッチングによりパターニングして、
プレート電極２１９を形成した後、第３層間絶縁膜２２
０としての酸化シリコン膜をＣＶＤ法により形成する
と、図２６、図２７に示されるメモリセル部の基本構造
が完成する。
面全体に膜厚８００ｎｍのリンドープ多結晶シリコン膜
を堆積し、リソグラフィ技術を用いて形成されたストレ
ージノード電極パターン２１７ａのマスクを用いてリン
ドープ多結晶シリコン膜を反応性イオンエッチングによ
りパターンニングしてストレージノード電極２１７を形
成すると図２４、図２５に示す構造が得られる。次に、
ＣＶＤ法により、基板表面全体に酸化シリコン膜に換算
した膜厚２．５ｎｍの酸化タンタル膜を堆積し、８００
℃の酸素雰囲気中で１分程度酸化することによりキャパ
シタ絶縁膜２１８を形成する。さらにスパッタ法により
全面に窒化チタン膜を堆積した後、これをリソグラフィ
技術により形成されたプレート電極パターン（メモリセ
ル全体をカバーしているために図示せず）のマスクを用
いて反応性イオンエッチングによりパターニングして、
プレート電極２１９を形成した後、第３層間絶縁膜２２
０としての酸化シリコン膜をＣＶＤ法により形成する
と、図２６、図２７に示されるメモリセル部の基本構造
が完成する。
【００３７】第２の実施例で示したメモリセルでは、ス
トレージノード電極２１７がビット線２１４上に形成さ
れているために、メモリセル領域を覆うようにプレート
電極パターンを形成すればよく、また、個々のストレー
ジノード電極２１７が接触しない最大の大きさに形成で
きるために、メモリセルの設計ルールが０．２μｍと小
さくなっても、ストレージノード電極の高さを高くする
ことなく第１の実施例と同じ蓄積容量を得ることができ
る。
トレージノード電極２１７がビット線２１４上に形成さ
れているために、メモリセル領域を覆うようにプレート
電極パターンを形成すればよく、また、個々のストレー
ジノード電極２１７が接触しない最大の大きさに形成で
きるために、メモリセルの設計ルールが０．２μｍと小
さくなっても、ストレージノード電極の高さを高くする
ことなく第１の実施例と同じ蓄積容量を得ることができ
る。
【００３８】
【発明の効果】以上説明したように、本発明による半導
体記憶装置の製造方法は、基板垂直方向にのみ成長する
成長条件にてゲート上絶縁膜の上表面まで到達する第１
のシリコン成長層を形成し、その上に等方性のエピタキ
シャル成長条件にて第２のシリコン成長層を形成するも
のであるので、シリコン成長層をゲート上絶縁膜上に乗
り上げるように形成しても、素子分離絶縁膜上で隣接シ
リコン成長層同志が接触することがなくなる。したがっ
て、本発明によれば、層間絶縁膜に形成するコンタクト
ホールの目合わせ余裕を大きく確保しつつ、素子分離領
域上でのショートを防止することができ、ショートを除
去するためのエッチング処理工程を削減することができ
る。
体記憶装置の製造方法は、基板垂直方向にのみ成長する
成長条件にてゲート上絶縁膜の上表面まで到達する第１
のシリコン成長層を形成し、その上に等方性のエピタキ
シャル成長条件にて第２のシリコン成長層を形成するも
のであるので、シリコン成長層をゲート上絶縁膜上に乗
り上げるように形成しても、素子分離絶縁膜上で隣接シ
リコン成長層同志が接触することがなくなる。したがっ
て、本発明によれば、層間絶縁膜に形成するコンタクト
ホールの目合わせ余裕を大きく確保しつつ、素子分離領
域上でのショートを防止することができ、ショートを除
去するためのエッチング処理工程を削減することができ
る。
【図１】 本発明の第１の実施例を説明するための一製
造工程段階でのレイアウト図と断面図。
造工程段階でのレイアウト図と断面図。
【図２】 本発明の第１の実施例を説明するための、図
１の工程に続く工程でのレイアウト図と断面図。
１の工程に続く工程でのレイアウト図と断面図。
【図３】 本発明の第１の実施例を説明するための、図
２の工程に続く工程でのレイアウト図と断面図。
２の工程に続く工程でのレイアウト図と断面図。
【図４】 本発明の第１の実施例を説明するための、図
３の工程に続く工程でのレイアウト図と断面図。
３の工程に続く工程でのレイアウト図と断面図。
【図５】 本発明の第１の実施例を説明するための、図
４の工程に続く工程でのレイアウト図と断面図。
４の工程に続く工程でのレイアウト図と断面図。
【図６】 本発明の第１の実施例を説明するための、図
５の工程に続く工程でのレイアウト図と断面図。
５の工程に続く工程でのレイアウト図と断面図。
【図７】 本発明の第１の実施例を説明するための、図
６の工程に続く工程でのレイアウト図と断面図。
６の工程に続く工程でのレイアウト図と断面図。
【図８】 本発明の第１の実施例を説明するための、図
７の工程に続く工程でのレイアウト図と断面図。
７の工程に続く工程でのレイアウト図と断面図。
【図９】 本発明の第１の実施例を説明するための、図
８の工程に続く工程でのレイアウト図と断面図。
８の工程に続く工程でのレイアウト図と断面図。
【図１０】 本発明の第２の実施例を説明するための一
製造工程段階でのレイアウト図。
製造工程段階でのレイアウト図。
【図１１】 本発明の第２の実施例を説明するための一
製造工程段階での断面図（図１０の断面図）。
製造工程段階での断面図（図１０の断面図）。
【図１２】 本発明の第２の実施例を説明するための、
図１０の工程に続く工程でのレイアウト図。
図１０の工程に続く工程でのレイアウト図。
【図１３】 本発明の第２の実施例を説明するための、
図１１の工程に続く工程での断面図。
図１１の工程に続く工程での断面図。
【図１４】 本発明の第２の実施例を説明するための、
図１２の工程に続く工程でのレイアウト図。
図１２の工程に続く工程でのレイアウト図。
【図１５】 本発明の第２の実施例を説明するための、
図１３の工程に続く工程での断面図。
図１３の工程に続く工程での断面図。
【図１６】 本発明の第２の実施例を説明するための、
図１４の工程に続く工程でのレイアウト図。
図１４の工程に続く工程でのレイアウト図。
【図１７】 本発明の第２の実施例を説明するための、
図１５の工程に続く工程での断面図。
図１５の工程に続く工程での断面図。
【図１８】 本発明の第２の実施例を説明するための、
図１６の工程に続く工程でのレイアウト図。
図１６の工程に続く工程でのレイアウト図。
【図１９】 本発明の第２の実施例を説明するための、
図１７の工程に続く工程での断面図。
図１７の工程に続く工程での断面図。
【図２０】 本発明の第２の実施例を説明するための、
図１８の工程に続く工程でのレイアウト図。
図１８の工程に続く工程でのレイアウト図。
【図２１】 本発明の第２の実施例を説明するための、
図１９の工程に続く工程での断面図。
図１９の工程に続く工程での断面図。
【図２２】 本発明の第２の実施例を説明するための、
図２０の工程に続く工程でのレイアウト図。
図２０の工程に続く工程でのレイアウト図。
【図２３】 本発明の第２の実施例を説明するための、
図２１の工程に続く工程での断面図。
図２１の工程に続く工程での断面図。
【図２４】 本発明の第２の実施例を説明するための、
図２２の工程に続く工程でのレイアウト図。
図２２の工程に続く工程でのレイアウト図。
【図２５】 本発明の第２の実施例を説明するための、
図２３の工程に続く工程での断面図。
図２３の工程に続く工程での断面図。
【図２６】 本発明の第２の実施例を説明するための、
図２４の工程に続く工程でのレイアウト図。
図２４の工程に続く工程でのレイアウト図。
【図２７】 本発明の第２の実施例を説明するための、
図２５の工程に続く工程での断面図。
図２５の工程に続く工程での断面図。
【図２８】 従来の半導体装置の平面図と断面図。
【符号の説明】 １０１、２０１、３０１ ｐ型シリコン基板 １０２、２０２、３０２ 素子分離絶縁膜 １０２ａ、２０２ａ 素子領域パターン １０３、２０３、３０３ ｐ- 拡散層 １０４、２０４、３０４ ゲート絶縁膜 １０５、２０５、３０５ ゲート電極 １０５ａ、２０５ａ、 ゲート電極パターン １０６、２０６、３０６ ゲート上絶縁膜 １０７、２０７、３０７ ゲート側壁絶縁膜 １０８、２０８、３０８ ｎ- 拡散層 １０９、２０９ 第１のシリコン成長層 １１０、２１０ 第２のシリコン成長層 １１１、２１１、３１０ ｎ+ 拡散層 １１２、２１２、３１１ 第１層間絶縁膜 １１３、２１６、３１２ ストレージノードコンタクト １１３ａ、２１６ａ ストレージノードコンタクトパタ
ーン １１４、２１７、３１３ ストレージノード電極 １１４ａ、２１７ａ ストレージノード電極パターン １１５、２１８、３１４ キャパシタ絶縁膜 １１６、２１９、３１５ プレート電極 １１６ａ プレート電極パターン １１７、２１５、３１６ 第２層間絶縁膜 １１８、２１３、３１７ ビット線コンタクト １１８ａ、２１３ａ ビット線コンタクトパターン １１９、２１４、３１８ ビット線 １１９ａ、２１４ａ ビット線パターン １２０、２２０、３１９ 第３層間絶縁膜 ３０９ シリコン成長層
ーン １１４、２１７、３１３ ストレージノード電極 １１４ａ、２１７ａ ストレージノード電極パターン １１５、２１８、３１４ キャパシタ絶縁膜 １１６、２１９、３１５ プレート電極 １１６ａ プレート電極パターン １１７、２１５、３１６ 第２層間絶縁膜 １１８、２１３、３１７ ビット線コンタクト １１８ａ、２１３ａ ビット線コンタクトパターン １１９、２１４、３１８ ビット線 １１９ａ、２１４ａ ビット線パターン １２０、２２０、３１９ 第３層間絶縁膜 ３０９ シリコン成長層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辰巳 徹 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (7)
- 【請求項１】 （１）第１の結晶面方位を主面とする第
１導電型シリコン基板の主表面の所望の領域に、素子分
離絶縁膜を、素子分離領域を画定する素子分離パターン
を構成する各辺を含む前記主面に垂直な面が前記第１の
結晶面方位とは異なる第２の結晶面方位となるパターン
に形成する工程と、 （２）前記素子分離絶縁膜によって画定された前記第１
導電型シリコン基板の表面にゲート絶縁膜を形成し、そ
の上に第１の導電体層と第１の絶縁膜を堆積した後、前
記第１の絶縁膜と前記第１の導電体層をパターニングし
て、ゲート上絶縁膜付きのゲート電極を形成する工程
と、 （３）全面に第２の絶縁膜を堆積し、これをエッチバッ
クしさらに前記素子分離絶縁膜を所定の深さまでエッチ
ングして前記ゲート上絶縁膜および前記ゲート電極の側
面にゲート側壁絶縁膜を形成するとともに前記第１導電
型シリコン基板の前記主面および側面を露出させる工程
と、 （４）前記第１の結晶面方位の面での成長速度が前記第
２の結晶面方位の面での成長速度より十分大きな選択エ
ピタキシャル成長条件を用いて露出したシリコン基板上
に該シリコン基板の主面と垂直な方向にシリコンを成長
させ、前記ゲート上絶縁膜の表面の高さと同程度の高さ
の、第２導電型の不純物を含む第１のシリコン成長層を
形成する工程と、 （５）等方性の選択エピタキシャル成長条件を用いて前
記第１のシリコン成長層上にシリコンを等方的に成長さ
せ、一部が前記ゲート上絶縁膜上および前記素子分離絶
縁膜上に乗り上げた、第２導電型不純物を含む第２のシ
リコン成長層を形成する工程と、 （６）表面に第１の層間絶縁膜を堆積し、該第１の層間
絶縁膜を選択的にエッチング除去してゲート電極を挟む
前記第２のシリコン成長層の内一方の側の第２のシリコ
ン成長層の表面を露出させる第１のコンタクト孔を開口
する工程と、 （７）前記第１の層間絶縁膜上に、前記第１のコンタク
ト孔を介して前記第２のシリコン成長層に接続された第
２の導電体層を形成し、これをパターニングして下層導
電体層を形成する工程と、 （８）全面に第２の層間絶縁膜を堆積し、該第２の層間
絶縁膜および前記第１の層間絶縁膜を選択的にエッチン
グ除去してゲート電極を挟む前記第２のシリコン成長層
の内他方の側の第２のシリコン成長層の表面を露出させ
る第２のコンタクト孔を開口する工程と、 （９）前記第２の層間絶縁膜上に、前記第２のコンタク
ト孔を介して前記第２のシリコン成長層に接続された第
３の導電体層を形成し、これをパターニングして上層導
電体層を形成する工程と、を有する半導体装置の製造方
法。 - 【請求項２】 （１）第１の結晶面方位を主面とする第
１導電型シリコン基板の主表面の所望の領域に、素子分
離絶縁膜を、素子分離領域を画定する素子分離パターン
を構成する各辺を含む前記主面に垂直な面が前記第１の
結晶面方位とは異なる第２の結晶面方位となるパターン
に形成する工程と、 （２）前記素子分離絶縁膜によって画定された前記第１
導電型シリコン基板の表面にゲート絶縁膜を形成し、そ
の上に第１の導電体層と第１の絶縁膜を堆積した後、前
記第１の絶縁膜と前記第１の導電体層をパターニングし
て、ゲート上絶縁膜付きのゲート電極を形成する工程
と、 （３）全面に第２の絶縁膜を堆積し、これをエッチバッ
クしさらに前記素子分離絶縁膜を所定の深さまでエッチ
ングして前記ゲート上絶縁膜および前記ゲート電極の側
面にゲート側壁絶縁膜を形成するとともに前記第１導電
型シリコン基板の前記主面および側面を露出させる工程
と、 （４）前記第１の結晶面方位の面での成長速度が前記第
２の結晶面方位の面での成長速度より十分大きな選択エ
ピタキシャル成長条件を用いて露出したシリコン基板上
に該シリコン基板の主面と垂直な方向にシリコンを成長
させ、前記ゲート上絶縁膜の表面の高さと同程度の高さ
の、第２導電型の不純物を含む第１のシリコン成長層を
形成する工程と、 （５）等方性の選択エピタキシャル成長条件を用いて前
記第１のシリコン成長層上にシリコンを等方的に成長さ
せ、一部が前記ゲート上絶縁膜上および前記素子分離絶
縁膜上に乗り上げた、第２導電型不純物を含む第２のシ
リコン成長層を形成する工程と、 （６）表面に第１の層間絶縁膜を堆積し、該第１の層間
絶縁膜を選択的にエッチング除去してゲート電極を挟む
前記第２のシリコン成長層の内一方の側の第２のシリコ
ン成長層の表面を露出させる第１のコンタクト孔を開口
する工程と、 （７）前記第１の層間絶縁膜上に、前記第１のコンタク
ト孔を介して前記第２のシリコン成長層に接続された第
２の導電体層を形成し、これをパターニングしてストレ
ージノード電極を形成する工程と、 （８）前記ストレージノード電極上にキャパシタ絶縁膜
を形成し、その上に第３の導電体層を形成した後これを
パターニングしてプレート電極を形成する工程と、 （９）全面に第２の層間絶縁膜を堆積し、該第２の層間
絶縁膜および前記第１の層間絶縁膜を選択的にエッチン
グ除去してゲート電極を挟む前記第２のシリコン成長層
の内他方の側の第２のシリコン成長層の表面を露出させ
る第２のコンタクト孔を開口する工程と、 （１０）前記第２の層間絶縁膜上に、前記第２のコンタ
クト孔を介して前記第２のシリコン成長層に接続された
第４の導電体層を形成し、これをパターニングしてビッ
ト線を形成する工程と、を有する半導体装置の製造方
法。 - 【請求項３】 （１）第１の結晶面方位を主面とする第
１導電型シリコン基板の主表面の所望の領域に、素子分
離絶縁膜を、素子分離領域を画定する素子分離パターン
を構成する各辺を含む前記主面に垂直な面が前記第１の
結晶面方位とは異なる第２の結晶面方位となるパターン
に形成する工程と、 （２）前記素子分離絶縁膜によって画定された前記第１
導電型シリコン基板の表面にゲート絶縁膜を形成し、そ
の上に第１の導電体層と第１の絶縁膜を堆積した後、前
記第１の絶縁膜と前記第１の導電体層をパターニングし
て、ゲート上絶縁膜付きのゲート電極を形成する工程
と、 （３）全面に第２の絶縁膜を堆積し、これをエッチバッ
クしさらに前記素子分離絶縁膜を所定の深さまでエッチ
ングして前記ゲート上絶縁膜および前記ゲート電極の側
面にゲート側壁絶縁膜を形成するとともに前記第１導電
型シリコン基板の前記主面および側面を露出させる工程
と、 （４）前記第１の結晶面方位の面での成長速度が前記第
２の結晶面方位の面での成長速度より十分大きな選択エ
ピタキシャル成長条件を用いて露出したシリコン基板上
に該シリコン基板の主面と垂直な方向にシリコンを成長
させ、前記ゲート上絶縁膜の表面の高さと同程度の高さ
の、第２導電型の不純物を含む第１のシリコン成長層を
形成する工程と、 （５）等方性の選択エピタキシャル成長条件を用いて前
記第１のシリコン成長層上にシリコンを等方的に成長さ
せ、一部が前記ゲート上絶縁膜上および前記素子分離絶
縁膜上に乗り上げた、第２導電型不純物を含む第２のシ
リコン成長層を形成する工程と、 （６）表面に第１の層間絶縁膜を堆積し、該第１の層間
絶縁膜を選択的にエッチング除去してゲート電極を挟む
前記第２のシリコン成長層の内一方の側の第２のシリコ
ン成長層の表面を露出させる第１のコンタクト孔を開口
する工程と、 （７）前記第１の層間絶縁膜上に、前記第１のコンタク
ト孔を介して前記第２のシリコン成長層に接続された第
２の導電体層を形成し、これをパターニングしてビット
線を形成する工程と、 （８）全面に第２の層間絶縁膜を堆積し、該第２の層間
絶縁膜および前記第１の層間絶縁膜を選択的にエッチン
グ除去してゲート電極を挟む前記第２のシリコン成長層
の内他方の側の第２のシリコン成長層の表面を露出させ
る第２のコンタクト孔を開口する工程と、 （９）前記第２の層間絶縁膜上に、前記第２のコンタク
ト孔を介して前記第２のシリコン成長層に接続された第
３の導電体層を形成し、これをパターニングしてストレ
ージノード電極を形成する工程と、 （１０）前記ストレージノード電極上にキャパシタ絶縁
膜を形成し、その上に第４の導電体層を形成した後これ
をパターニングしてプレート電極を形成する工程と、を
有する半導体装置の製造方法。 - 【請求項４】 前記第１の結晶面方位が（１００）面で
あり、前記第２の結晶面方位が（１１０）面であること
を特徴とする請求項１、２または３記載の半導体装置の
製造方法。 - 【請求項５】 前記第（１）の工程で形成される前記素
子分離領域の表面の高さが前記第１導電型シリコン基板
の表面の高さとほぼ等しいことを特徴とする請求項１、
２または３記載の半導体装置の製造方法。 - 【請求項６】 前記第（２）の工程の後前記第（３）の
工程に先立って、前記素子分離絶縁膜および前記ゲート
電極をマスクとして前記シリコン基板の表面領域内に第
２導電型不純物を導入する工程が付加されることを特徴
とする請求項１、２または３記載の半導体装置の製造方
法。 - 【請求項７】 前記第（４）および前記第（５）の工程
においては、第２導電型不純物をドープしつつ選択エピ
タキシャル成長を行うことを特徴とする請求項１、２ま
たは３記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310354A JP2862129B2 (ja) | 1996-11-21 | 1996-11-21 | 半導体装置の製造方法 |
| US08/974,996 US5946570A (en) | 1996-11-21 | 1997-11-20 | Process for fabricating semiconductor device having semiconductor layers epitaxially grown from active areas without short-circuit on field insulating layer |
| KR1019970061629A KR100263214B1 (ko) | 1996-11-21 | 1997-11-21 | 필드절연층상에서 단락없이 활성영역으로부터 에피택셜 성장된반도체층을 갖는 반도체장치의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310354A JP2862129B2 (ja) | 1996-11-21 | 1996-11-21 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=18004227
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|---|---|---|---|
| JP8310354A Expired - Fee Related JP2862129B2 (ja) | 1996-11-21 | 1996-11-21 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US5946570A (ja) |
| JP (1) | JP2862129B2 (ja) |
| KR (1) | KR100263214B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0921573A2 (en) * | 1997-12-03 | 1999-06-09 | Nec Corporation | Semiconductor device having a seletively-grown contact pad |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3180760B2 (ja) * | 1998-05-13 | 2001-06-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6504210B1 (en) | 2000-06-23 | 2003-01-07 | International Business Machines Corporation | Fully encapsulated damascene gates for Gigabit DRAMs |
| KR100632036B1 (ko) * | 2002-12-30 | 2006-10-04 | 동부일렉트로닉스 주식회사 | 반도체 메모리 소자의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3195785B2 (ja) * | 1989-07-17 | 2001-08-06 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5030587A (en) * | 1990-06-05 | 1991-07-09 | Micron Technology, Inc. | Method of forming substantially planar digit lines |
| US5091330A (en) * | 1990-12-28 | 1992-02-25 | Motorola, Inc. | Method of fabricating a dielectric isolated area |
| JP2827728B2 (ja) * | 1992-08-03 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5627094A (en) * | 1995-12-04 | 1997-05-06 | Chartered Semiconductor Manufacturing Pte, Ltd. | Stacked container capacitor using chemical mechanical polishing |
-
1996
- 1996-11-21 JP JP8310354A patent/JP2862129B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-20 US US08/974,996 patent/US5946570A/en not_active Expired - Fee Related
- 1997-11-21 KR KR1019970061629A patent/KR100263214B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0921573A2 (en) * | 1997-12-03 | 1999-06-09 | Nec Corporation | Semiconductor device having a seletively-grown contact pad |
| US6313494B1 (en) | 1997-12-03 | 2001-11-06 | Nec Corporation | Semiconductor device having a selectively-grown contact pad |
| EP0921573A3 (en) * | 1997-12-03 | 2002-10-09 | Nec Corporation | Semiconductor device having a seletively-grown contact pad |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100263214B1 (ko) | 2000-08-01 |
| KR19980042638A (ko) | 1998-08-17 |
| JP2862129B2 (ja) | 1999-02-24 |
| US5946570A (en) | 1999-08-31 |
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