KR19980042638A - 필드절연층상에서 단락없이 활성영역으로부터 에피택셜 성장된 반도체층을 갖는 반도체장치의 제조방법 - Google Patents

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Abstract

반도체 DRAM (dynamic random access memory) 장치의 메모리셀은 드레인영역 비트라인을 접속하기 위하여 셀트랜지스터의 드레인영역으로 개방된 비트라인접촉홀과, 소스영역에 스택화 커패시터의 축적전극을 접속하기 위하여 소스영역으로 개방된 노드접촉홀을 필요로 하고, 그리고 상기 비트라인접촉홀 및 상기 노드접촉홀은 실리콘층으로 채워져 있고; 상기 실리콘층은 접촉영역을 증가시키도록 셀트랜지스터의 산화물로 둘러싸인 게이트전극위로 소스 및 드레인 영역으로부터 에피택셜 성장되고; 그리고 상기 실리콘층은 먼저 상기 산화물로 둘러싸인 게이트전극의 상부면에 도달할 때 까지 이방적으로 성장되고 나서 상기 접촉영역을 증가시키도록 등방적으로 성장된다.

Description

필드절연층상에서 단락없이 활성영역으로부터 에피택셜 성장된 반도체층을 갖는 반도체장치의 제조방법
본 발명은 반도체장치를 제조하는 방법에 관한 것이며, 보다 구체적으로는 필드절연층상에서 단락없이 활성영역으로부터 에피택셜 성장된 반도체층을 갖는 반도체장치를 제조하는 방법에 관한 것이다.
반도체 DRAM 장치는 3 년에 4 배로 집적밀도를 증가시키게 되었다. 따라서, 메모리셀은 소형화되었다. 이것은 축적커패시터의 용량을 감소시키고, 그리고 작은 용량은 신호 대 노이즈 비율을 열화시킨다. 그러나, 축적커패시터의 구조는 향상되었고, 그리고 소형화는 신호 대 노이즈 비율을 심각하게 열화시키지 않으며 달성될 수 있었다. 상기 축적커패시터는 연결된 스위칭트랜지스터위에 제공되고, 그리고 스택화 커패시터 로서 명명된다.
상기 스택화 축적커패시터 및 비트라인은 스위칭트랜지스터의 게이트전극으로 단락없이 층간레벨절연층을 관통하는 깊고 작은 노드접촉홀 및 깊고 작은 비트접촉홀을 필요로 한다. 일본 특허공개공보 3-49259 호는 소스/드레인 영역상에 선택적인 에피택셜층을 성장시키는 것을 제안하고 있다.
도 1 내지 도 4 는 상기 일본 특허공개공보에서 개시된 종래기술의 DRAM 셀을 예시하고 있다. 패시베이션층이 도 1 에서 최상층으로서 나타나지만 이 패시베이션층은 배치를 뚜렷하게 하도록 제거된다. 종래기술의 DRAM 셀은 다음과 같이 제조된다.
p형 실리콘기판 (101) 은 먼저 제조되고, 그리고 p형 실리콘기판 (101) 의 비저항은 5 Ω·㎝ 이다. 두꺼운 필드 산화물층 (102) 은 LOCOS (실리콘의 국부산화) 기술을 사용하여 p형 실리콘기판 (101) 의 주요표면에 선택적으로 성장되고, 그리고 활성영역은 DRAM 셀의 쌍을 제조하는 두꺼운 필드 산화물층 (102) 에 의해서 주요표면에서 형성된다. 얇게 도핑된 p형 채널스토퍼 (103) 는 두꺼운 필드 산화물층 (102) 아래로 확장하고, 그리고 활성영역을 원하지 않는 펀치스루현상으로부터 회피시킨다.
이어서, 산화 실리콘은 10 분동안 900 ℃ 에서 활성영역상에 10 ㎚ 로 열적 성장되고, 그리고 활성영역은 게이트 산화물층 (104) 으로 덮여진다. 폴리실리콘은 700 ℃ 에서 SiH2Cl2에서 화학적 증기증착을 사용하여 획득된 반도체구조의 전체표면위로 300 ㎚ 두께로 증착되고, 그리고 인은 5 분동안 900 ℃ 에서 폴리실리콘층내로 확산된다. 산화실리콘은 화학적 증기증착을 사용하여 도핑된 폴리실리콘층위로 50 ㎚ 내지 300 ㎚ 두께로 증착되고, 그리고 도핑된 폴리실리콘층은 산화실리콘층으로 덮여진다. 포토레지스트에칭마스크는 리소그래피기술을 사용하여 산화실리콘층에 형성되고, 그리고 산화실리콘층 및 도핑된 폴리실리콘층은 반응성 이온 에칭기술을 사용하여 게이트전극 (105) 및 산화실리콘스트립 (106) 내로 패턴화된다. 게이트전극 (105) 은 워드라인의 일부를 형성하고, 그리고 워드라인도 또한 105 로 표시된다.
이온주입마스크로서 게이트전극 (105) 을 사용하면, 인 또는 비소는 40 KeV 의 가속에너지하에서 1 × 1014㎝-2의 선량으로 활성영역내로 이온주입되고, 그리고 게이트전극 (105) 과 자기정렬방식으로 얇게 도핑된 소스/드레인 영역 (108) 을 형성한다.
이어서, 산화실리콘은 화학적 증기증착을 사용하여 획득된 반도체구조의 전체표면에 걸쳐서 50 ㎚ 내지 150 ㎚ 두께로 증착되고, 그리고 산화실리콘층은 에칭마스크없이 이방적으로 에칭된다. 측벽스페이서 (107) 는 각각의 게이트전극 (105) 의 측면 양쪽에 형성된다.
실리콘은 n형 소스/드레인 영역 (108) 의 노출된 영역에서 선택적으로 성장되고, 그리고 산화실리콘스트립 (106) 위에서 에피택셜실리콘층 (109) 으로 팽창한다. 에피택셜실리콘층 (109) 의 상부면은 두껍게 도핑된 n형 소스영역 (110) 보다 폭이 더 넓다. 이온주입마스크로서 게이트전극 (105) 및 측벽스페이서 (107) 를 사용하면, 인 또는 비소는 50 KeV 의 가속에너지하에서 1 × 1015㎝-2의 선량으로 활성영역내로 이온주입되고, 그리고 두껍게 도핑된 n형 소스/드레인 영역 (110) 을 형성한다.
산화실리콘은 획득된 반도체구조의 전체 표면에 걸쳐서 300 ㎚ 두께로 증착되고, 그리고 제 1 층간레벨절연층 (111) 을 형성한다. 얇게/두껍게 도핑된 소스 및 드레인 영역 (108/110), 게이트 산화물층 (104) 및 게이트전극 (105) 은 n-채널강화형 스위칭트랜지스터 (SW1) 를 결합상태로 형성하고, 그리고 이 n-채널강화형 스위칭트랜지스터 (SW1) 는 제 1 층간레벨절연층 (111) 으로 덮여진다.
포토레지스트에칭마스크 (도시안됨) 는 제 1 층간레벨절연층 (111) 에 형성되고, 그리고 제 1 층간레벨절연층 (111) 은 축적노드접촉홀 (112) 을 형성하기 위하여 반응성 이온 에칭기술을 사용하여 선택적으로 에칭하여 제거된다. 두껍게 도핑된 n형 소스영역 (110) 위의 에피택셜 실리콘층 (109) 은 축적노드접촉홀 (112) 로 노출된다. 상술된 바와 같이, 에피택셜 실리콘층 (109) 은 두껍게 도핑된 n형 소스영역 (110) 보다 폭이 더 넓은 상부면을 갖고, 그리고 축적노드접촉홀 (112) 은 에피택셜 실리콘층 (109) 의 상부면내로 확실하게 내포된다. 게다가, 에피택셜 실리콘층 (109) 은 게이트전극 (105) 을 부식액으로부터 회피시킨다.
이어서, 폴리실리콘은 화학적 증기증착을 사용하여 700 ℃ 에서 SiH2Cl2분위기에서 50 ㎚ 내지 400 ㎚ 두께로 증착된다. 폴리실리콘은 축적노드접촉홀 (112) 을 채우고, 그리고 제 1 층간레벨절연층 (111) 위로 확장하는 폴리실리콘층으로 팽창한다. 인은 50 분 동안 900 ℃ 에서 폴리실리콘층으로 확산된다. 이 인 도핑된 폴리실리콘층은 리소그래피기술 및 반응성 이온 에칭을 사용하여 축적노드전극 (113) 으로 패턴화된다.
이어서, 질화실리콘은 화학적 증기증착을 사용하여 획득된 반도체구조의 전체표면에 걸쳐서 10 ㎚ 두께로 증착되고, 그리고 축적노드전극 (113) 은 질화실리콘층으로 덮여진다. 질화실리콘의 표면부는 30 분 동안 950 ℃ 에서 습기분위기하에서 산화되고, 그리고 질화실리콘층은 산화실리콘층으로 덮여진다. 질화실리콘층 및 산화실리콘층은 유전체막 (114) 을 형성하고, 그리고 축적노드전극 (113) 은 유전체막 (114) 으로 덮여진다.
폴리실리콘은 획득된 반도체구조의 전체표면에 걸쳐서 증착되고, 그리고 도펀트불순물은 폴리실리콘층내로 도입된다. 포토레지스트에칭마스크 (도시안됨) 는 도핑된 폴리실리콘층에 형성되고, 그리고 도핑된 폴리실리콘층은 플레이트전극 (115) 으로 패턴화된다. 전체로서 축적노드전극 (113), 유전체막 (114) 및 플레이트전극 (115) 은 축적커패시터 (CP1) 를 구성한다.
산화실리콘 및 붕-인규산염 (boro-phosphosilicate) 유리는 획득된 반도체구조의 전체표면에 걸쳐서 600 ㎚ 두께로 증착되고, 그리고 붕-인규산염 유리층은 80 분 동안 900 ℃ 에서 환류된다. 산화실리콘층 및 붕-인규산염 유리층은 제 2 층간레벨절연구조 (116) 를 결합상태로 형성하고, 그리고 축적커패시터 (CP1) 는 제 2 층간절연구조 (116) 로 덮여진다.
포토레지스트에칭마스크 (도시안됨) 는 리소그래피기술을 사용하여 제 2 층간레벨절연구조 (116) 에 형성되고, 그리고 제 2 층간레벨절연구조 (116), 유전체막 (114) 및 제 1 층간레벨절연구조 (111) 는 비트접촉홀 (117) 을 형성하도록 반응성 이온 에칭을 사용하여 선택적으로 에칭하여 제거된다. 드레인영역 (110) 위의 에피택셜 실리콘층 (109) 은 비트접촉홀 (117) 각각에 노출된다. 도전재료는 제 2 층간레벨절연층 (116) 의 전체표면에 걸쳐서 증착된다. 도전재료는 비트접촉홀 (117) 에 노출된 에피택셜 실리콘층 (109) 과 접촉상태로 있게 되고, 그리고 도전재료층을 형성한다. 포토레지스트에칭마스크 (도시안됨) 는 리소그래피기술을 사용하여 도전재료층에 형성되고, 그리고 도전재료층은 반응성 이온 에칭 또는 CDE 공정과 같은 등방적 에칭을 사용하여 비트라인 (118) 으로 패턴화된다. 비트라인 (118) 은 폴리실리콘, 폴리사이드 또는 알루미늄으로 형성된다.
최종적으로, 산화실리콘은 획득된 반도체구조의 전체표면에 걸쳐서 증착되고, 그리고 제 3 층간레벨절연층 (119) 을 형성한다.
에피택셜 실리콘층 (109) 은 두껍게 도핑된 n형 소스/드레인 영역 (110) 보다 폭이 더 넓은 접촉영역을 제공하고, 그리고 접촉영역과 노드접촉홀/비트접촉홀 (112/117) 사이에서 내포허용차를 증가시킨다. 실리콘층 (109) 은 상향으로 뿐만 아니라 측방향으로 두껍게 도핑된 n형 소스/드레인 영역 (110) 으로부터 에피택셜 성장된다. 그러나, 측벽스페이서 (107) 는 실리콘층 (109) 이 측방향으로 성장되지 않게 한다. 이런 이유때문에, 실리콘층 (109) 은 상부면이 산화실리콘스트립 (106) 을 초과할 때 까지 상향으로 성장되고, 그후 상향으로, 그리고 측방향으로 성장된다 (도 2 참조). 측벽스페이서 (107) 는 게이트전극 (105) 의 측면에만 형성된다. 다시 말해서, 실리콘층은 도 4 에서 도시된 바와 같이, 두꺼운 필드산화물층 (102) 위에 자유롭게 성장된다. 실리콘층 (109) 이 두꺼운 필드산화물층 (102) 의 폭의 절반으로 두꺼운 필드산화물층 (102) 위로 확장한다면, 실리콘층 (109) 은 서로 합체되고, 그리고 단락이 발생한다. 이것은 두꺼운 필드 산화물층 (102) 의 폭이 실리콘층 (109) 의 에피택셜 성장을 제한한다는 것을 의미한다. 이런 상황에서, 메모리셀이 비율에 따라 줄어들게 될 때 두꺼운 필드 산화물층 (102) 은 폭이 감소되고, 그리고 실리콘층 (109) 은 실리콘산화물스트립 (106) 을 거의 초과하지 않는다. 다시 말해서, 에피택셜 성장은 측벽스페이서 (107) 사이의 틈새에서 정지되고, 그리고 실리콘층 (109) 은 축적노드전극 (115) 및 비트라인 (119) 에 넓은 접촉영역을 제공하지 않는다. 최근에, 두꺼운 필드 산화물층 (102) 은 스텝적용범위를 향상시키도록 실리콘기판 (101) 에서 매립되고, 그리고 이 매립된 필드 산화물층은 실리콘층 (109) 이 서로 신속하게 합체되도록 한다.
일본 특허공개공보는 실리콘층 (109) 이 A-A 방향으로 스트라이프 마스크 패턴을 사용하여 선택적인 에칭동안 단락되는 것을 방지하게 되는 것을 가리킨다. 그러나, 메모리셀이 비율에 따라 줄어들게 될 때 두꺼운 필드 산화물층 (102) 은 폭이 좁아지게 되고, 그리고 두꺼운 필드 산화물층 (102) 위에서 정확하게 스트라이프 마스크를 형성하는 것을 어렵게 한다. 스트라이프 마스크 패턴이 부식액으로 두껍게 도핑된 n형 소스/드레인 영역 (110) 위의 실리콘층 (109) 을 노출시키면 실리콘층 (109) 은 2 개의 층으로 분리되고, 그리고 절연재료는 제 1 층간레벨절연층 (111) 의 형성동안 틈새로 침투한다.
게다가, 실리콘층 (109) 에 대한 선택적인 에피택셜 성장은 마스크패턴이 없는 자기정렬 공정이고, 그리고 바람직하다. 선택적인 에칭이 실리콘층사이를 절단시킬 필요가 있다면 선택적인 성장의 이점은 손상되고, 그리고 제조공정은 복잡하게 된다.
따라서, 본 발명의 중요한 목적은 활성영역으로부터 에피택셜 성장된 실리콘층사이에서 단락없이 반도체장치를 제조하는 방법을 제공하는 데 있다.
이 목적을 달성하기 위하여, 본 발명은 이방적 성장에 대한 에피택셜 성장조건을 등방적 성장에 대한 에피택셜 성장조건으로 변화시키도록 제안하고 있다.
본 발명의 하나의 양태에 따르면, (a) 절연영역에 의해서 서로 이격되고, 제 1 결정면에 수직인 제 2 결정면보다 더 빠르고 상기 제 2 결정면의 측면을 노출시키도록 상기 절연영역보다 더 높게 제 1 반도체층이 성장되도록 하는 제 1 결정면에 의해서 형성된 복수의 반도체영역을 형성하는 단계; (b) 상기 반도체영역이 그 사이의 틈새로 노출되도록 상기 절연영역에 복수의 절연벽을 형성하는 단계; (c) 상기 복수의 반도체영역에 평행한 방향의 제 2 성장속도보다 더 빠른 상기 복수의 반도체영역에 수직인 방향의 제 1 성장속도를 갖도록 상기 복수의 반도체영역으로부터 제 1 반도체층을 이방적으로 성장시키는 단계; (d) 상기 복수의 절연벽의 상부면상에서 제 2 반도체층을 확장시키키 위하여 상기 제 1 성장속도를 상기 제 2 성장속도와 동일하게 하는 방식으로 상기 제 1 반도체층으로부터 상기 제 2 반도체층을 등방적으로 성장시키는 단계; 및 (e) 반도체장치를 완성하는 단계로 이루어진 반도체장치를 제조하는 방법을 제공하는 데 있다.
상기 방법의 특징 및 이점은 첨부도면과 연관시켜 취해진 하기의 설명으로부터 더욱 명확하게 이해될 것이다
도 1 은 종래기술의 DRAM (dynamic random access memory) 셀의 배치를 도시하는 평면도;
도 2 는 종래기술의 DRAM 셀의 구조를 도시하고 도 1 의 A-A 선을 따라서 취한 단면도;
도 3 은 다른 각도로 종래기술의 DRAM 셀의 구조를 도시하고 도 1 의 B-B 선을 따라서 취한 단면도;
도 4 는 다른 각도로 종래기술의 DRAM 셀의 구조를 도시하고 도 1 의 C-C 선을 따라서 취한 단면도;
도 5a 내지 도 5i 는 본 발명에 따른 반도체 DRAM 장치를 제조하는 공정을 도시하는 평면도;
도 6a 내지 6i 는 반도체 DRAM 장치의 구조를 도시하고 도 5a 내지 5i 의 A-A' 선을 따라서 취한 단면도;
도 7a 내지 7i 는 다른 각도로 반도체 DRAM 장치의 구조를 도시하고 도 5a 내지 5i 의 B-B' 선을 따라서 취한 단면도;
도 8a 내지 8i 는 다른 각도로 반도체 DRAM 장치의 구조를 도시하고 도 5a 내지 5i 의 C-C' 선을 따라서 취한 단면도;
도 9a 내지 9i 는 본 발명에 따른 반도체 DRAM 장치를 제조하는 다른 공정을 도시하는 평면도;
도 10a 내지 10i 는 반도체 DRAM 장치의 구조를 도시하고 도 9a 내지 9i 의 A-A' 선을 따라서 취한 단면도;
도 11a 내지 11i 는 다른 각도로 반도체 DRAM 장치의 구조를 도시하고 도 9a 내지 9i 의 B-B' 선을 따라서 취한 단면도;
도 12a 내지 12i 는 다른 각도로 반도체 DRAM 장치의 구조를 도시하고 도 9a 내지 9i 의 C-C' 선을 따라서 취한 단면도; 및
도 13a 내지 13i 는 다른 각도로 반도체 DRAM 장치의 구조를 도시하고 도 9a 내지 9i 의 D-D' 선을 따라서 취한 단면도;
※ 도면의 주요부분에 대한 부호의 설명 ※
201 : p형 실리콘기판 202 : 활성영역
203 : 매립절연영역 204 : 얇게 도핑된 펀치스루 정지층
205 : 워드라인 206 : 게이트절연층
207 : 산화실리콘스트립 208 : 얇게 도핑된 n형 소스영역
209 : 얇게 도핑된 n형 드레인 210 : 측벽스페이서
211 : 제 1 실리콘패드 212 : 제 2 실리콘패드
제 1 실시예
도 5a 내지 도 5i, 도 6a 내지 도 6i, 도 7a 내지 도 7i 및 도 8a 내지 도 8i 는 본 발명을 구체화한 반도체 DRAM 장치를 제조하는 방법을 예시하고 있고, 그리고 이 반도체 DRAM 장치는 0.25 미크론 설계룰로 설계된다. a,b,...와 같은 알파벳문자로 표시된 도면은 제조공정의 일정한 단계를 예시한다. 예를 들어, 도 5a, 도 6a, 도 7a 및 도 8a 는 주요표면에서 활성영역을 정의하는 단계를 예시하고 있다. 이들 도면에서, 층 또는 영역이 최초로 언급될 때 모든 층 또는 모든 영역은 도면 세트에서 일정한 참조표시로 표시된다. 그러나, 단지 하나의 층/영역 또는 2 개의 층/영역은 편의상 간단하게 하기 위하여 다음 단계를 예시하는 도면과 연관시켜 표시된다.
공정은 p형 실리콘기판 (201) 의 준비로 시작한다. p형 실리콘기판 (201) 은 10 Ω·㎝ 의 비저항을 갖고, 그리고 결정면 (100) 은 p형 실리콘기판 (201) 의 주요표면을 형성한다. n형 웰 및 p형 웰은 p형 실리콘기판 (201) 에서 선택적으로 형성되나, 그러나 n형 웰 및 p형 웰은 도면에서 도시되어 있지 않다.
포토레지스트는 p형 실리콘기판 (201) 의 주요표면위에 형성되고, 그리고 포토레지스트층을 형성하도록 구워진다. 패턴이미지는 망선 (도시안됨) 으로부터 포토레지스트층으로 전달되고, 그리고 이 포토레지스트층에서 잠재이미지를 형성한다. 잠재이미지는 발달되고, 그리고 이 포토레지스트층은 포토레지스트에칭마스크 (도시안됨) 내로 형성된다. 따라서, 포토레지스트에칭마스크는 리소그래피기술을 사용하여 p형 실리콘기판 (201) 의 주요표면에 형성되고, 그리고 포토레지스트마스크는 활성영역 각각으로 할당된 소정의 영역을 덮는다.
포토레지스트에칭마스크를 사용하면, p형 실리콘기판 (201) 은 선택적으로 에칭하여 제거되고, 그리고 350 ㎚ 깊이의 홈은 실리콘기판 (201) 의 표면부분에서 형성된다. 붕소는 20 KeV 의 가속에너지하에서 5 × 1012㎝-2의 선량으로 홈부근에서 p형 실리콘기판 (201) 내로 경사 주입된다. p형 실리콘기판 (201) 은 이온주입동안 회전되고, 그리고 붕소는 홈을 형성하는 p형 실리콘기판 (201) 의 표면부분내로 도핑된다. 홈은 메모리셀 쌍이 각각 할당되는 활성영역 (202) 을 형성한다. 활성영역 (202) 은 직사각형 평면형상을 갖고, 그리고 4 개의 에지 (202a) (도 5a 참조) 모두가 p형 실리콘기판 (201) 의 결정방향 ＜110＞ 에 평행하게 방향설정된다.
산화실리콘은 화학적 증기증착을 사용하여 획득된 반도체구조의 전체표면에 걸쳐서 증착된다. 산화실리콘은 홈을 채우고, 그리고 산화실리콘층내로 팽창한다. 산화실리콘층은 다시 활성영역 (202) 을 노출시키도록 화학적 기계적 으로 연마된다. 그후, 매립된 절연영역 (203) 은 홈에 남아 있게 된다. 전술된 바와 같이, 반도체 DRAM 장치는 0.25 미크론 정도로 설계되고, 그리고 LOCOS 를 통하여 성장된 두꺼운 필드 산화물은 활성영역 (202) 을 분리하는데 불충분하다. 이런 이유 때문에 매립절연영역 (203) 이 본 발명에 따른 제조공정에서 사용된다.
획득된 반도체구조는 주입된 붕소를 활성화시키도록 30 분 동안 850 ℃ 로 가열되고, 그리고 얇게 도핑된 p형 펀치스루스토퍼층 (204) 은 매립된 절연영역 (203) 아래에 형성된다. 매립된 절연영역 (203) 은 활성영역 (202) 을 형성하고, 그리고 매립된 절연영역 (203) 및 활성영역 (202) 은 서로 실질적으로 동일 평면으로 있다. 도 5a, 도 6a, 도 7a 및 도 8a 는 p형 실리콘기판 (201) 의 주요표면과 획득된 반도체구조에 대한 배치를 예시한다.
이어서, 산화실리콘은 850 ℃ 에서 활성영역 (202) 위에 8.5 ㎚ 두께로 열적 성장되고, 그리고 산화실리콘층은 활성영역 (202) 에 형성된다. 인 도핑된 폴리실리콘은 화학적 증기증착을 사용하여 700 ℃ 에서 획득된 반도체구조의 전체표면에 걸쳐서 50 ㎚ 두께로 증착되고, 그리고 그후 규화텅스텐은 스퍼터링을 사용하여 인 도핑된 폴리실리콘층에 걸쳐서 100 ㎚ 두께로 증착된다. 산화실리콘은 한층 더 화학적 증기증착을 사용하여 규화텅스텐층에 걸쳐서 150 ㎚ 두께로 증착되고, 그리고 산화실리콘층을 형성한다. 따라서, 산화실리콘층 및 규화텅스텐층은 인 도핑된 폴리실리콘층에 적층된다.
포토레지스트에칭마스크 (도시안됨) 는 리소그래피기술을 사용하여 최상부 산화실리콘층에 형성되고, 그리고 워드라인 (205) 위에서 최상부 산화실리콘층의 소정의 영역을 덮는다. 포토레지스트에칭마스크를 사용하면, 산화실리콘층, 규화텅스텐층, 인 도핑된 폴리실리콘층 및 산화실리콘층은 반응성 이온 에칭기술을 사용하여 선택적으로 에칭하여 제거되고, 그리고 게이트 절연층 (206), 워드라인 (205) 및 산화실리콘스트립 (207) 은 채널영역에 패턴화된다. 게이트 절연층 (206) 상의 워드라인 (205) 의 일부는 각각 게이트전극으로서 역할을 하고, 그리고 게이트전극은 또한 하기의 설명에서 도면번호 205 로 표시된다.
이온주입마스크로서 게이트전극 (205) 을 사용하면, 인 또는 비소는 30 KeV 의 가속에너지하에서 2 × 1013㎝-2의 선량으로 활성영역 (202) 내로 이온주입되고, 그리고 활성영역 (202) 에서 얇게 도핑된 n형 소스영역 (208) 및 얇게 도핑된 n형 드레인영역 (209) 을 형성한다.
산화실리콘은 화학적 증기증착을 사용하여 획득된 반도체구조의 전체표면에 걸쳐서 50 ㎚ 두께로 증착되고, 그리고 산화실리콘층은 획득된 반도체구조 위로 일치하게 확장한다. 산화실리콘층은 에칭마스크없이 반응성 이온 에칭을 사용하여 에치백되고, 그리고 측벽스페이서 (210) 는 도 5b, 도 6b, 도 7b 및 도 8b 에서 도시된 바와 같이 워드라인 (205) 의 측면에 남아 있는다. 산화실리콘스트립 (207) 은 부분적으로 에칭하여 제거되고, 그리고 100 ㎚ 두께로 감소된다. 따라서, 매립분리영역 (203) 도 또한 에칭되고, 그리고 매립된 분리영역 (203) 의 노출표면은 50 ㎚ 정도로 얇게 도핑된 n형 소스/드레인 영역 (208/209) 보다 더 낮게 된다. 결정면 (110) 은 얇게 도핑된 n형 소스/드레인 영역 (208/209) 의 측면 (208a) 을 형성한다 (도 8b참조).
이어서, 획득된 반도체구조는 반응실내에 위치되고, 그리고 제 1 실리콘패드 (211) 는 얇게 도핑된 n형 소스/드레인 영역 (208/209) 각각에 250 ㎚ 높이로 에피택셜 성장된다. 제 1 실리콘패드 (211) 의 상부면은 도 5c, 도 6c, 도 7c 및 도 8c 에서 도시된 바와 같이 산화실리콘스트립 (207) 만큼 높이가 높다. 에피택셜 성장은 다음의 조건하에서 실시된다. 기판온도는 700 ℃ 이고, 그리고 반응실은 1 × 10-2㎩ 로 조정된다. 기상 혼합물이 반응실로 공급되고, 그리고 Si2H6가 1 sccm 으로 조정된다. PH3가 기상 혼합물로 더 혼합된다. PH3가 1% H2에서 희석되고, 그리고 0.1 sccm 으로 조정된다.
결정면 (100) 에 성장된 실리콘은 결정면 (110) 에 성장된 실리콘보다 100 배 이상 더 빠르다. 이런 이유 때문에, 제 1 실리콘패드 (211) 는 얇게 도핑된 n형 소스/드레인 영역 (208/209) 상에서 상향으로 성장된다. 그러나, 측방향으로의 에피택셜 성장이 약간 있다. 제 1 실리콘패드 (211) 는 1 × 1019㎝-3에서 인으로 도핑된다. 에피택셜 성장조건은 에피택셜 성장 시스템에 따라 변할 수 있다. 이런 이유 때문에, 에피택셜 성장 조건은 상술된 바로 제한되지 않고, 그리고 실리콘패드 (211) 가 이방적으로 성장되는 한 적당하게 변형된다.
이어서, 제 2 실리콘패드 (212) 는 다음 조건하에서 제 1 실리콘패드 (211) 각각에 100 ㎚ 두께로 에피택셜 성장된다. 기판온도는 700 ℃ 이고, 그리고 반응실은 1 × 10-2㎩ 로 조정된다. 기상 혼합물이 반응실로 공급되고, 그리고 Si2H6가 10 sccm 으로 조정된다. PH3가 기상 혼합물로 더 혼합된다. PH3가 1% H2에서 희석되고, 그리고 0.1 sccm 으로 조정된다. 상기 조건하에서 에피택셜 성장은 제 2 실리콘패드 (212) 가 거의 동일한 일정한 속도로 결정면 (100 및 110) 에 성장되게 한다. 이런 이유 때문에, 제 2 실리콘패드 (212) 는 제 1 실리콘패드 (211) 로부터 등방적으로 성장되고, 그리고 제 2 실리콘패드 (212) 는 도 5d, 도 6d, 도 7d 및 도 8d 에서 도시된 바와 같이 얇게 도핑된 n형 소스/드레인 영역 (208/209) 보다 폭이 더 넓은 접촉영역을 제공한다. 제 2 실리콘패드 (212) 는 1 × 1019㎝-3에서 인으로 도핑된다. 에피택셜 성장조건도 또한 에피택셜 성장이 등방적으로 이루어지는 한 변할 수 있다.
워드라인 (205) 은 폭이 0.25 미크론 이거나 250 ㎚ 이고, 그리고 2 개의 측벽스페이서 (210) 는 워드라인 (205) 의 폭에 100 ㎚ 를 더한다. 그러므로, 제 1 실리콘패드 (211) 는 350 ㎚ 정도로 인접한 제 1 실리콘패드 (211) 로부터 이격된다. 제 2 실리콘패드 (212) 는 100 ㎚ 정도로 제 1 실리콘패드 (211) 로부터 측방향으로 돌출하고, 그리고 150 ㎚ 정도로 인접한 제 2 실리콘패드 (212) 로부터 이격된다. 따라서, 제 2 실리콘패드 (212) 는 결코 워드라인 (205) 위에서 서로 합체되지 않는다.
매립된 분리영역 (203) 은 폭이 300 ㎚ 이고, 그리고 제 1 실리콘패드 (211) 도 또한 300 ㎚ 정도로 인접한 제 1 실리콘패드 (211) 로부터 이격된다. 제 2 실리콘패드 (212) 는 100 ㎚ 정도로 제 1 실리콘패드 (211) 로부터 측방향으로 돌출하고, 그리고 100 ㎚ 정도로 인접한 제 2 실리콘패드 (212) 로부터 이격된다. 따라서, 제 2 실리콘패드 (212) 는 결코 매립된 분리영역 (203) 위에서 서로 합체되지 않는다.
비교하면, 실리콘패드가 종래기술과 유사한 제 2 실리콘패드 (212) 에 대한 조건하에서 얇게 도핑된 n형 소스/드레인 영역 (208/209) 위에서 350 ㎚ 높이로 에피택셜 성장된다면, 실리콘패드는 150 ㎚ 정도로 워드라인 (205) 에 이격된다. 그러나, 실리콘패드는 매립된 분리영역 (203) 위에서 서로 합체된다.
산화실리콘 및 붕-인규산염 유리는 획득된 반도체구조의 전체표면에 걸쳐서 100 ㎚ 두께 및 300 ㎚ 두께로 연속적으로 증착되고, 그리고 붕-인규산염 유리층은 10 분 동안 800 ℃ 에서 환류된다. 붕-인규산염 유리층은 200 ㎚ 두께로 에치백되고, 그리고 남아 있는 붕-인규산염 유리층은 제 1 층간절연층 (213) 을 형성한다. 붕-인규산염 유리층이 환류되는 동안 인은 얇게 도핑된 n형 소스/드레인 영역 (208/209) 내로 확산되고, 그리고 두껍게 도핑된 n형 소스/드레인 영역 (214/215) 은 얇게 도핑된 n형 소스/드레인 영역 (208/209) 각각 에서 형성된다. 얇게/두껍게 도핑된 소스/드레인 영역 (208/209/214/215), 게이트절연층 (206) 및 게이트전극 (205) 은 n-채널강화형 스위칭트랜지스터 (SW2) 를 결합상태로 형성하고, 그리고 n형 채널강화형 스위칭트랜지스터 (SW1) 는 제1 층간레벨절연층 (213) 으로 덮여진다.
포토레지스트 에칭 마스크 (도시안됨) 는 리소그래피기술을 사용하여 제 1 층간레벨절연층 (213) 에 형성되고, 그리고 제 1 층간레벨절연층 (213) 은 도 5e, 도 6e, 도 7e 및 도 8e 에서 도시된 바와 같이 축적노드접촉홀 (216) 을 형성하기 위하여 선택적으로 에칭되어 제거된다.
두껍게 도핑된 n형 소스영역 (214) 위의 제 2 실리콘패드 (212) 는 축적노드접촉홀 (216) 로 노출된다. 전술된 바와 같이, 제 2 실리콘패드 (212) 는 두껍게 도핑된 n형 소스영역 (214) 보다 더 넓은 상부면을 갖는다. 제 2 실리콘패드 (212) 는 50 ㎚ 정도로 산화실리콘스트립 (207) 으로, 그리고 100 ㎚ 정도로 매립된 분리영역 (203) 으로 돌출한다. 산화실리콘스트립 (207) 상의 내포허용차는 50 ㎚ 정도로 증가되고, 그리고 매립된 분리영역 (203) 상의 내포허용차는 100 ㎚ 정도로 증가된다. 이런 이유 때문에, 축적노드접촉홀 (216) 은 제 2 실리콘패드 (212) 의 상부면내로 확실하게 내포된다.
이어서, 인 도핑된 폴리실리콘은 화학적 증기증착을 사용하여 700 ℃ 에서 800 ㎚ 두께로 증착된다. 인 도핑된 폴리실리콘은 축적노드접촉홀 (216) 을 채우고, 그리고 제 1 층간레벨절연층 (213) 위로 확장하는 인 도핑된 폴리실리콘층으로 팽창한다. 포토레지스트에칭마스크는 리소그래피기술을 사용하여 인 도핑된 폴리실리콘층에 형성되고, 그리고 인 도핑된 폴리실리콘층은 도 5f, 도 6f, 도 7f 및 도 8f 에서 도시된 바와 같이 반응성 이온 에칭을 사용하여 축적노드전극 (217) 내로 패턴화된다.
이어서, 산화탄탈은 화학적 증기증착을 사용하여 획득된 반도체구조의 전체표면에 걸쳐서 증착되고, 그리고 산화탄탈층은 2.5 ㎚ 두께의 산화실리콘층과 동일하다. 축적노드전극 (217) 은 산화탄탈층으로 덮여진다. 산화탄탈층은 1 분 동안 800 ℃ 에서 산화되고, 그리고 유전체막 (218) 을 형성한다.
질화티탄은 스퍼터링기술을 사용하여 획득된 반도체구조의 전체표면에 걸쳐서 증착되고, 그리고 포토레지스트에칭마스크 (도시안됨) 는 질화티탄층에 형성된다. 질화티탄층은 도 5g, 도 6g, 도 7g 및 도 8g 에서 도시된 바와 같이 반응성 이온 에칭을 사용하여 플레이트전극 (219) 내로 패턴화된다. 전체로서 축적노드전극 (217), 유전체막 (218) 및 플레이트전극 (219) 은 축적커패시터 (CP2) 를 구성한다.
산화실리콘 및 붕-인규산염 유리는 획득된 반도체구조의 전체표면에 걸쳐서 300 ㎚ 두께로 증착되고, 그리고 붕-인규산염 유리층은 10 분 동안 800 ℃ 에서 환류된다. 산화실리콘층 및 붕-인규산염 유리층은 제 2 층간레벨절연구조 (220) 를 결합상태로 형성하고, 그리고 축적커패시터 (CP1) 는 제 2 층간레벨절연구조로 덮여진다.
포토레지스트에칭마스크 (도시안됨) 는 리소그래피기술을 사용하여 제 2 층간레벨절연구조 (220) 에 형성되고, 그리고 제 2 층간레벨절연구조 (220), 유전체막 (218) 및 제 1 층간레벨절연층 (213) 은 도 5h, 도 6h, 도 7h 및 도 8h 에서 도시된 바와 같이 비트접촉홀 (221) 을 형성하도록 반응성 이온 에칭을 사용하여 선택적으로 에칭되어 제거된다.
두껍게 도핑된 n형 드레인영역 (214) 위의 제 2 실리콘패드 (212) 는 비트접촉홀 (221) 각각에 노출된다. 도전재료는 제 2 층간레벨절연층 (220) 의 전체표면에 걸쳐서 증착된다. 도전재료는 비트접촉홀 (221) 에 노출된 제 2 실리콘패드 (212) 와 접촉상태로 유지되고, 그리고 도전재료층을 형성한다. 포토레지스트에칭마스크 (도시안됨) 는 리소그래피기술을 사용하여 도전재료층에 형성되고, 그리고 도전재료층은 반응성 이온 에칭을 사용하여 비트라인 (222) 내로 패턴화된다. 비트라인 (222) 은 폴리실리콘, 폴리사이드 또는 알루미늄으로 제조된다.
최종적으로, 산화실리콘은 획득된 반도체구조의 전체표면에 걸쳐서 증착되고, 그리고 제 3 층간레벨절연층 (223) 을 형성한다. 획득된 반도체구조는 도 5i, 도 6i, 도 7i 및 도 8i 에서 예시된다.
전술된 설명으로부터 알 수 있는 바와 같이, 제 1 실리콘패드 (211) 는 실질적인 측방향 성장없이 두껍게 도핑된 n형 소스/드레인 영역 (214/215) 위로 성장되고, 그리고 제 2 실리콘패드 (211) 는 접촉영역을 증가시키도록 제 1 실리콘패드 (211) 로부터 등방적으로 성장된다. 이에 따라, 노드/비트접촉홀 및 제 2 실리콘패드간의 내포허용차는 인접한 제 2 실리콘패드들사이에서 단락없이 증가된다.
제 2 실시예
도 9a 내지 도 9i, 도 10a 내지 도 10i, 도 11a 내지 도 11i, 도 12a 내지 도 12i, 및 도 13a 내지 도 13i 는 본 발명을 구체화한 반도체 DRAM 장치를 제조하는 다른 방법을 예시하고 있다. 이 반도체 DRAM 장치는 0.25 미크론 룰로 설계된다.
공정은 p형 실리콘기판 (301) 의 준비로 시작한다. p형 실리콘기판 (301) 은 10 Ω·㎝ 의 비저항을 갖고, 그리고 결정면 (100) 은 p형 반도체기판 (301) 의 주요표면을 형성한다. n형 웰 및 p형 웰은 p형 실리콘기판 (301) 에서 선택적으로 형성되나, 그러나 n형 웰 및 p형 웰은 도면에서 도시되어 있지 않다.
포토레지스트에칭마스크 (도시안됨) 는 리소그래피기술을 사용하여 p형 실리콘기판 (301) 의 주요표면에 형성되고, 그리고 포토레지스트마스크는 활성영역 각각에 할당된 소정의 영역을 덮는다.
포토레지스트에칭마스크를 사용하면, p형 실리콘기판 (301) 은 반응성 이온 에칭기술을 사용하여 선택적으로 에칭하여 제거되고, 그리고 350 ㎚ 깊이의 홈은 실리콘기판 (301) 의 표면부분에서 형성된다. 붕소는 20 KeV 의 가속에너지하에서 5 × 1012㎝-2의 선량으로 홈부근에서 p형 실리콘기판 (301) 내로 경사 주입된다. p형 실리콘기판 (301) 은 이온주입동안 회전되고, 그리고 붕소는 홈을 형성하는 p형 실리콘기판 (301) 의 표면부분내로 도핑된다. 홈은 메모리셀 쌍이 각각 할당되는 활성영역 (302) 을 형성한다. 이 경우에, 활성영역 (302) 은 소스/드레인 영역을 위하여 직사각형 영역으로부터 돌출하는 드레인접촉영역 (302a) 을 갖는다. 활성영역 (302) 은 4 개의 에지 (302a) (도 9a 참조) 모두가 p형 실리콘기판 (301) 의 결정방향 ＜110＞ 에 평행하게 방향설정된다.
산화실리콘은 화학적 증기증착을 사용하여 획득된 반도체구조의 전체표면에 걸쳐서 증착된다. 산화실리콘은 홈을 채우고, 그리고 산화실리콘층으로 팽창한다. 산화실리콘층은 다시 활성영역 (302) 을 노출시키도록 화학적 기계적 으로 연마된다. 그후, 매립된 절연영역 (303) 은 홈에 남아 있게 된다.
획득된 반도체구조는 주입된 붕소를 활성화시키도록 30 분 동안 850 ℃ 로 가열되고, 그리고 얇게 도핑된 p형 펀치스루스토퍼층 (304) 은 매립된 절연영역 (303) 아래에 형성된다. 매립된 절연영역 (303) 은 활성영역 (302) 을 형성하고, 그리고 매립된 절연영역 (303) 및 활성영역 (302) 은 서로 실질적으로 동일 평면으로 있다. 얇게 도핑된 p형 펀치스루스토퍼층 (304) 은 매립된 절연영역 (303) 의 저면 및 측면을 따라서 확장한다. 도 9a, 도 10a, 도 11a, 도 12a 및 도 13a 는 p형 실리콘기판 (301) 의 주요표면과 획득된 반도체구조에 대한 배치를 예시한다.
이어서, 산화실리콘은 850 ℃ 에서 활성영역 (202) 위에 7.5 ㎚ 두께로 열적 성장되고, 그리고 산화실리콘층은 활성영역 (202) 에 형성된다. 인 도핑된 폴리실리콘은 화학적 증기증착을 사용하여 700 ℃ 에서 획득된 반도체구조의 전체표면에 걸쳐서 50 ㎚ 두께로 증착되고, 그리고 그후 규화텅스텐은 스퍼터링을 사용하여 인 도핑된 폴리실리콘층에 걸쳐서 100 ㎚ 두께로 증착된다. 질화실리콘은 한층 더 화학적 증기증착을 사용하여 규화텅스텐층에 걸쳐서 150 ㎚ 두께로 증착되고, 그리고 질화실리콘층을 형성한다. 따라서, 질화실리콘층 및 규화텅스텐층은 인 도핑된 폴리실리콘층에 적층된다.
포토레지스트에칭마스크 (도시안됨) 는 리소그래피기술을 사용하여 질화실리콘층에 형성되고, 그리고 나중 단계에서 형성되는 워드라인 (305) 위에서 질화실리콘층의 소정의 영역을 덮는다. 포토레지스트에칭마스크를 사용하면, 질화실리콘층, 규화텅스텐층, 인 도핑된 폴리실리콘층 및 산화실리콘층은 반응성 이온 에칭기술을 사용하여 선택적으로 에칭하여 제거되고, 그리고 게이트 절연층 (306), 워드라인 (305) 및 질화실리콘캡 (307) 은 채널영역에 패턴화된다. 게이트 절연층 (306) 상의 워드라인 (305) 의 일부는 각각 게이트전극으로서 역할을 하고, 그리고 게이트전극은 또한 하기의 설명에서 도면번호 305 로 표시된다.
이온주입마스크로서 게이트전극 (305) 및 매립된 절연영역 (303) 을 사용하면, 인 또는 비소는 30 KeV 의 가속에너지하에서 2 × 1013㎝-2의 선량으로 활성영역 (302) 내로 이온주입되고, 그리고 활성영역 (302) 에서 얇게 도핑된 n형 소스영역 (308) 및 얇게 도핑된 n형 드레인영역 (309) 을 형성한다.
산화실리콘은 화학적 증기증착을 사용하여 획득된 반도체구조의 전체표면에 걸쳐서 50 ㎚ 두께로 증착되고, 그리고 산화실리콘층은 획득된 반도체구조 위로 일치하게 확장한다. 산화실리콘층은 에칭마스크없이 반응성 이온 에칭을 사용하여 에치백되고, 그리고 측벽스페이서 (310) 는 도 9b, 도 10b, 도 11b, 도 12b 및 도 13b 에서 도시된 바와 같이 워드라인 (305) 의 측면에 남아 있는다. 산화실리콘층이 에치백되면서 측벽스페이서 (310) 의 양측면상의 게이트절연층 (306) 및 매립절연영역 (303) 은 부분적으로 에칭된다. 이에 따라, 질화실리콘스트립 (307) 은 100 ㎚ 두께로 감소되고, 그리고 매립된 분리영역 (303) 의 노출된 표면은 50 ㎚ 정도로 얇게 도핑된 n형 소스/드레인 영역 (308/309) 보다 더 낮게 된다. 결정면 (110) 은 얇게 도핑된 n형 소스/드레인 영역 (308/309) 의 측면 (308a) 을 형성한다 (도 13b참조).
이어서, 획득된 반도체구조는 반응실 (도시안됨) 내에 위치되고, 그리고 제 1 실리콘패드 (311) 는 얇게 도핑된 n형 소스/드레인 영역 (308/309) 각각에 250 ㎚ 높이로 에피택셜 성장된다. 제 1 실리콘패드 (311) 의 상부면은 도 9c, 도 10c, 도 11c, 도 12c 및 도 13c 에서 도시된 바와 같이 질화실리콘스트립 (307) 만큼 높이가 높다. 에피택셜 성장은 다음의 조건하에서 실시된다. 기판온도는 700 ℃ 이고, 그리고 반응실은 1 × 10-2㎩ 로 조정된다. 기상 혼합물이 반응실로 공급되고, 그리고 Si2H6가 1 sccm 으로 조정된다. PH3가 기상 혼합물로 더 혼합된다. PH3가 1% H2에서 희석되고, 그리고 0.1 sccm 으로 조정된다.
결정면 (100) 에 성장된 실리콘은 결정면 (110) 에 성장된 실리콘보다 100 배 이상 더 빠르다. 이런 이유 때문에, 제 1 실리콘패드 (311) 는 얇게 도핑된 n형 소스/드레인 영역 (308/309) 상에서 상향으로 성장된다. 그러나, 측방향으로의 에피택셜 성장이 약간 있다. 제 1 실리콘패드 (311) 는 1 × 1019㎝-3에서 인으로 도핑된다. 에피택셜 성장조건은 에피택셜 성장 시스템에 따라 변할 수 있다. 이런 이유 때문에, 에피택셜 성장 조건은 상술된 바로 제한되지 않고, 그리고 실리콘패드 (311) 가 이방적으로 성장되는 한 적당하게 변형된다.
이어서, 제 2 실리콘패드 (312) 는 다음 조건하에서 제 1 실리콘패드 (311) 각각에 80 ㎚ 두께로 에피택셜 성장된다. 기판온도는 700 ℃ 이고, 그리고 반응실은 1 × 10-2㎩ 로 조정된다. 기상 혼합물이 반응실로 공급되고, 그리고 Si2H6가 10 sccm 으로 조정된다. PH3가 기상 혼합물로 더 혼합된다. PH3가 1% H2에서 희석되고, 그리고 0.1 sccm 으로 조정된다. 상기 조건하에서 에피택셜 성장은 제 2 실리콘패드 (312) 가 거의 동일한 일정한 속도로 결정면 (100 및 110) 에 성장되게 한다. 이런 이유 때문에, 제 2 실리콘패드 (312) 는 제 1 실리콘패드 (311) 로부터 등방적으로 성장되고, 그리고 제 2 실리콘패드 (312) 는 도 9d, 도 10d, 도 11d, 도 12d 및 도 13d 에서 도시된 바와 같이 얇게 도핑된 n형 소스/드레인 영역 (308/309) 보다 폭이 더 넓은 접촉영역을 제공한다. 제 2 실리콘패드 (312) 는 1 × 1019㎝-3에서 인으로 도핑된다. 에피택셜 성장조건도 또한 에피택셜 성장이 등방적으로 이루어지는 한 변할 수 있다.
워드라인 (305) 은 폭이 0.20 미크론 이거나 200 ㎚ 이고, 그리고 2 개의 측벽스페이서 (310) 는 워드라인 (305) 의 폭에 100 ㎚ 를 더한다. 그러므로, 제 1 실리콘패드 (311) 는 300 ㎚ 정도로 인접한 제 1 실리콘패드 (311) 로부터 이격된다. 제 2 실리콘패드 (312) 는 30 ㎚ 정도로 질화실리콘스트립 (307) 상의 제 1 실리콘패드 (311) 로부터 측방향으로 돌출하고, 그리고 140 ㎚ 정도로 인접한 제 2 실리콘패드 (312) 로부터 이격된다. 따라서, 제 2 실리콘패드 (312) 는 결코 질화실리콘스트립 (307) 위에서 서로 합체되지 않는다.
매립된 분리영역 (303) 은 폭이 250 ㎚ 이고, 그리고 제 1 실리콘패드 (311) 도 또한 250 ㎚ 정도로 인접한 제 1 실리콘패드 (311) 로부터 이격된다. 제 2 실리콘패드 (312) 는 90 ㎚ 정도로 인접한 제 2 실리콘패드 (312) 로부터 이격된다. 따라서, 제 2 실리콘패드 (312) 는 결코 매립된 분리영역 (303) 위에서 서로 합체되지 않는다.
비교하면, 실리콘패드가 종래기술과 유사한 제 2 실리콘패드 (312) 에 대한 조건하에서 얇게 도핑된 n형 소스/드레인 영역 (308/309) 위에서 330 ㎚ 높이로 에피택셜 성장된다면, 실리콘패드는 240 ㎚ 정도로 질화실리콘층 (307) 에 이격된다. 그러나, 실리콘패드는 매립된 분리영역 (303) 위에서 서로 합체된다.
산화실리콘 및 붕-인규산염 유리는 획득된 반도체구조의 전체표면에 걸쳐서 100 ㎚ 두께 및 300 ㎚ 두께로 연속적으로 증착되고, 그리고 붕-인규산염 유리층은 10 분 동안 800 ℃ 에서 환류된다. 붕-인규산염 유리층은 200 ㎚ 두께로 에치백되고, 그리고 남아 있는 붕-인규산염 유리층은 제 1 층간절연층 (313) 을 형성한다. 붕-인규산염 유리층이 환류되는 동안 인은 얇게 도핑된 n형 소스/드레인 영역 (308/309) 내로 제 1 실리콘패드 (311) 로부터 확산되고, 그리고 두껍게 도핑된 n형 소스/드레인 영역 (314/315) 은 얇게 도핑된 n형 소스/드레인 영역 (308/309) 각각 에서 형성된다. 얇게/두껍게 도핑된 소스/드레인 영역 (308/309/314/315), 게이트절연층 (306) 및 게이트전극 (305) 은 n-채널강화형 스위칭트랜지스터 (SW3) 를 결합상태로 형성하고, 그리고 n형 채널강화형 스위칭트랜지스터 (SW3) 는 제1 층간레벨절연층 (313) 으로 덮여진다.
포토레지스트 에칭 마스크 (도시안됨) 는 리소그래피기술을 사용하여 제 1 층간레벨절연층 (313) 에 형성되고, 그리고 제 1 층간레벨절연층 (313) 은 도 9e, 도 10e, 도 11e, 도 12e 및 도 13e 에서 도시된 바와 같이 비트라인접촉홀 (316) 을 형성하기 위하여 반응성 이온 에칭기술을 사용하여 선택적으로 에칭되어 제거된다. 반응성 이온 에칭에서, 기상 부식액은 CF4및 CH2F2를 함유하고, 그리고 비트라인접촉홀 (316) 은 제 2 실리콘패드 (312) 로 개방되어 있다.
두껍게 도핑된 n형 드레인영역 (315) 위의 제 2 실리콘패드 (312) 는 비트라인접촉홀 (316) 로 노출된다. 전술된 바와 같이, 제 2 실리콘패드 (312) 는 두껍게 도핑된 n형 드레인영역 (315) 보다 더 넓은 상부면을 갖는다. 제 2 실리콘패드 (312) 는 30 ㎚ 정도로 질화실리콘스트립 (307) 으로 돌출한다. 기상 부식액은 산화실리콘 및 붕-인규산염 유리를 선택적으로 에칭한다. 그러나, 질화실리콘은 기상 부식액으로 거의 에칭되지 않는다. 이런 이유 때문에, 비트라인접촉홀 (316) 이 목표영역으로부터 이탈하더라도 워드라인 (305) 은 비트라인접촉홀 (316) 에 결코 노출되지 않는다. 제 1 실시예에서, 매립된 분리영역 (203) 상의 내포허용차는 100 ㎚ 이고, 그리고 게이트전극 (205) 을 위한 마진은 단지 50 ㎚ 이다. 다시 말해서, 게이트전극 (305) 을 위한 마진은 비트라인접촉홀의 절반이 제 2 실리콘패드 (312) 위에 있기 때문에 제 2 실리콘패드 (312) 가 서로 이격되어 있는 한 130 ㎚ 로 증가된다.
이어서, 인 도핑된 폴리실리콘은 화학적 증기증착을 사용하여 700 ℃ 에서 150 ㎚ 두께로 증착된다. 인 도핑된 폴리실리콘은 비트라인접촉홀 (316) 을 채우고, 그리고 제 1 층간레벨절연층 (313) 위로 확장하는 인 도핑된 폴리실리콘층으로 팽창한다. 인 도핑된 폴리실리콘층은 제 1 층간레벨절연층 (313) 이 다시 노출될 때 까지 에치백된다. 따라서, 비트라인접촉홀 (316) 은 도핑된 폴리실리콘층 (317) 으로 채워진다.
이어서, 규화텅스텐은 획득된 반도체구조의 전체표면에 걸쳐서 100 ㎚ 두께로 증착된다. 포토레지스트에칭마스크는 리소그래피기술을 사용하여 규화텅스텐층에 형성되고, 그리고 규화텅스텐층은 도 9f, 도 10f, 도 11f, 도 12f 및 도 13f 에서 도시된 바와 같이 반응성 이온 에칭을 사용하여 비트라인 (318) 내로 패턴화된다.
산화실리콘 및 붕-인규산염 유리는 300 ㎚ 의 전체 두께로 연속적으로 증착되고, 그리고 10 분 동안 800 ℃ 에서 열처리된다. 따라서, 제 2 층간레벨절연층 (319) 는 비트라인 (318) 을 덮는다. 포토레지스트에칭마스크 (도시안됨) 는 리소그래피기술을 사용하여 제 2 층간레벨절연층 (319) 에 형성되고, 그리고 제 2 층간레벨절연층 (319) 및 제 1 층간레벨절연층 (313) 은 도 9g, 도 10g, 도 11g, 도 12g 및 도 13g 에서 도시된 바와 같이 노드접촉홀 (320) 을 형성하도록 반응성 이온 에칭기술을 사용하여 선택적으로 에칭되어 제거된다.
이어서, 인 도핑된 폴리실리콘은 화학적 증기증착을 사용하여 700 ℃ 에서 획득된 반도체구조의 전체표면에 걸쳐서 800 ㎚ 두께로 증착되고, 그리고 포토레지스트에칭마스크 (도시안됨) 는 리소그래피기술을 사용하여 인 도핑된 폴리실리콘층에 형성된다. 포토레지스트에칭마스크를 사용하면, 인 도핑된 폴리실리콘층은 도 9h, 도 10h, 도 11h, 도 12h 및 도 13h 에서 도시된 바와 같이 축적노드전극 (321) 을 형성하도록 반응성 이온 에칭기술을 사용하여 선택적으로 에칭되어 제거된다.
산화탄탈은 화학적 증기증착을 사용하여 획득된 반도체구조의 전체표면에 걸쳐서 증착되고, 그리고 산화탄탈층은 2.5 ㎚ 두께의 산화실리콘층과 동일하다. 산화탄탈층은 유전체막 (322) 을 형성하도록 1 분 동안 800 ℃ 에서 산화된다.
질화티탄은 스퍼터링기술을 사용하여 획득된 반도체구조의 전체표면에 걸쳐서 증착되고, 그리고 포토레지스트에칭마스크 (도시안됨) 는 질화티탄층에 형성된다. 포토레지스트에칭마스크를 사용하면, 질화티탄층은 플레이트전극 (323) 을 형성하도록 반응성 이온 에칭을 사용하여 선택적으로 에칭되어 제거된다. 플레이트전극 (323) 은 도 9i 에서 되시된 메모리셀위로 확자하고, 그리고 경계는 도시되어 있지 않다.
최종적으로, 산화실리콘은 획득된 반도체구조의 전체표면에 걸쳐서 증착되고, 그리고 제 3 층간레벨절연층 (324) 을 형성한다. 획득된 반도체구조는 도 9i, 도 10i, 도 11i, 도 12i 및 도 13i 에서 예시된다. 전체로서 축적노드전극 (321), 유전체막 (322) 및 플레이트전극 (323) 은 축적커패시터 (CP3) 를 구성한다.
전술된 공정은 제 1 실시예의 모든 이점을 달성한다.
전술된 설명으로부터 알 수 있는 바와 같이, 제 1 실리콘패드 (211/311) 는 실질적인 측방향 성장없이 두껍게 도핑된 n형 소스/드레인 영역 (214/215/314/315) 위로 성장되고, 그리고 제 2 실리콘패드 (211/312) 는 접촉영역을 증가시키도록 제 1 실리콘패드 (211/311) 로부터 등방적으로 성장된다. 이에 따라, 노드/비트접촉홀 및 제 2 실리콘패드간의 내포허용차는 인접한 제 2 실리콘패드들사이에서 단락없이 증가된다.
본 발명의 특정 실시예가 설명되어 있지만 이 분야의 숙련자는 다양한 변형 및 수정이 본 발명의 취지 및 범위를 일탈함이 없이 취해질 수 있다는 것을 알 수 있을 것이다.
예를 들어, 본 발명은 내포허용차가 타이트한 한도내에서는 어떠한 종류의 반도체장치에도 적용가능하다. 제 1 실리콘층은 제 2 실리콘층이 결코 매립된 분리영역에 서로 합체되지 않는 한 측벽스페이서보다 약간 낮거나, 또는 측벽스페이서보다 약간 높을 수 있다.
활성영역은 LOCOS 공정을 사용하여 성장된 필드 산화물에 의해서 분리될 수 있다.
이상 설명된 바와 같이, 본 발명의 반도체장치를 제조하는 방법은 절연영역에 의해서 서로 이격되고, 제 1 결정면에 수직인 제 2 결정면보다 더 빠르고 상기 제 2 결정면의 측면을 노출시키도록 상기 절연영역보다 더 높게 제 1 반도체층이 성장되도록 하는 제 1 결정면에 의해서 형성된 복수의 반도체영역을 형성하고; 상기 반도체영역이 그 사이의 틈새로 노출되도록 상기 절연영역에 복수의 절연벽을 형성하고; 상기 복수의 반도체영역에 평행한 방향의 제 2 성장속도보다 더 빠른 상기 복수의 반도체영역에 수직인 방향의 제 1 성장속도를 갖도록 상기 복수의 반도체영역으로부터 제 1 반도체층을 이방적으로 성장시키고; 상기 복수의 절연벽의 상부면상에서 제 2 반도체층을 확장시키도록 하기 위하여 상기 제 1 성장속도를 상기 제 2 성장속도와 동일하게 하는 방식으로 상기 제 1 반도체층으로부터 상기 제 2 반도체층을 등방적으로 성장시키고; 그리고 반도체장치를 완성하는 단계로 이루어져 있다. 따라서, 본 발명의 방법은 활성영역으로부터 에피택셜 성장된 실리콘층사이에서 단락없이 반도체장치를 제조한다.

Claims (9)

  1. (a) 절연영역 (203; 303) 에 의해서 서로 이격된 복수의 반도체영역 (202; 302) 을 형성하는 단계;
    (b) 상기 반도체영역이 그 사이의 틈새로 노출되도록 상기 절연영역에 복수의 절연벽 (210; 310) 을 형성하는 단계;
    (c) 상기 복수의 반도체영역으로부터 상기 틈새를 통하여 상기 복수의 절연벽의 상부면위로 반도체를 성장시키는 단계; 및
    (d) 상기 반도체장치를 완성시키는 단계로 이루어진 반도체장치를 제조하는 방법에 있어서,
    상기 복수의 반도체영역은 제 1 반도체층이 제 1 결정면에 수직인 제 2 결정면보다 더 빠르게 성장되게 하는 상기 제 1 결정면에 의해서 형성되고, 그리고 상기 제 2 결정면의 측면 (208a; 308a) 을 노출시키도록 상기 절연영역보다 더 높으며,
    상기 단계 (c) 는
    (c-1) 상기 복수의 반도체영역에 수직인 방향으로의 제 1 성장속도가 상기 복수의 반도체영역과 평행한 방향으로의 제 2 성장속도보다 더 빠르도록 상기 복수의 반도체영역으로부터 상기 반도체의 제 1 반도체층 (211; 311) 을 이방적으로 성장시키는 단계, 및
    (c-2) 상기 복수의 절연벽의 상부면상에서 상기 제 2 반도체층을 확장시키기 위하여 상기 제 1 성장속도를 상기 제 2 성장속도와 동일하게 하는 방식으로 상기 제 1 반도체층으로부터 상기 반도체의 제 2 반도체층 (212; 312) 을 등방적으로 성장시키는 단계로 이루어 지는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 반도체층 및 상기 제 2 반도체층은 실리콘이고, 그리고 상기 제 1 결정면 및 상기 제 2 결정면은 (100) 및 (110) 인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서, 상기 단계 (a) 는
    (a-1) 주요표면을 갖는 반도체기판 (201; 301) 을 준비하는 단계;
    (a-2) 상기 주요표면에서 상기 제 1 결정면의 복수의 활성영역 (202; 302) 을 형성하도록 상기 주요표면에서 상기 절연영역 (203; 303) 을 선택적으로 형성하는 단계;
    (a-3) 상기 복수의 활성영역상에 게이트절연층 (206; 306) 을 형성하는 단계;
    (a-4) 상기 게이트절연층상에 게이트전극 (205; 305) 을 형성하는 단계;
    (a-5) 상기 게이트전극과 자기정렬방식으로 상기 복수의 반도체영역 (208/209; 308/309) 을 형성하도록 상기 복수의 활성영역내로 도펀트불순물을 도입시키는 단계;
    (a-6) 상기 단계 (a-5) 의 획득된 반도체구조의 전체표면에 걸쳐서 절연층을 증착시키는 단계;
    (a-7) 상기 게이트전극의 측면에 상기 복수의 절연벽을 형성하고, 그리고 상기 제 2 결정면에 의해서 형성된 상기 복수의 반도체영역의 측면을 노출시키도록 상기 절연층 및 상기 절연영역의 표면부분을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 3 항에 있어서, 상기 반도체기판은 실리콘으로 제조되고, 그리고 상기 제 1 결정면은 실리콘인 상기 제 1 반도체층이 상기 제 2 결정면보다 더 빠르게 성장되게 하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 4 항에 있어서, 상기 제 1 결정면 및 상기 제 2 결정면은 (100) 및 (110) 인 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 5 항에 있어서, 상기 제 1 반도체층은 Si2H6가스가 소정의 진공도에서 소정의 온도로 상기 반도체기판에 제 1 유량도로 공급되는 조건하에서 성장되고, 그리고 상기 제 2 반도체층은 Si2H6가스가 소정의 진공도에서 소정의 온도로 상기 반도체기판에 제 1 유량도보다 큰 제 2 유량도로 공급되는 조건하에서 성장되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 6 항에 있어서, 상기 제 1 유량도 및 상기 제 2 유량도는 각각 1 sccm 및 10 sccm 이고, 그리고 상기 소정의 온도 및 상기 소정의 진공도는 각각 700 ℃ 및 1 ×10-2㎩ 인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7 항에 있어서, 1% H2가스에서 희석된 PH3가스는 상기 Si2H6가스내로 혼합되는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 3 항에 있어서, 상기 게이트절연층 및 상기 게이트전극은 전계효과트랜지스터 (SW2; SW3) 의 일부를 형성하고, 그리고 상기 전계효과트랜지스터는 상기 제 1 반도체층중의 하나 및 상기 제 2 반도체층중의 하나를 통하여 상기 전계효과트랜지스터에 접속된 축적커패시터 (CP2; CP3) 와 함께 DRAM 셀을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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