JP2659991B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置およびその製造方法に係
り、特にMOSキャパシタとMOSFETによりメモリセルを構
成するダイナミック型RAM（DRAM）およびその製造方法
に関する。
り、特にMOSキャパシタとMOSFETによりメモリセルを構
成するダイナミック型RAM（DRAM）およびその製造方法
に関する。
（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩に
より、MOS型DRAMの高集積化、大容量化が急速に進めら
れている。
より、MOS型DRAMの高集積化、大容量化が急速に進めら
れている。
そして、高集積化、大容量化を目指していろいろなDR
AM構造が提案されている。このようなDRAM構造の１つ
に、半導体基板に縦横に溝を形成し、この溝によって分
離される半導体柱状突起を配列形成し、その各柱状突起
の側面にMOSキャパシタとMOSFETとを縦積みするものが
提案されている（例えば特開昭60−152056号公報）。
AM構造が提案されている。このようなDRAM構造の１つ
に、半導体基板に縦横に溝を形成し、この溝によって分
離される半導体柱状突起を配列形成し、その各柱状突起
の側面にMOSキャパシタとMOSFETとを縦積みするものが
提案されている（例えば特開昭60−152056号公報）。
このようなDRAM構造の１例を第６図（ａ）および第６
図（ｂ）に示す。
図（ｂ）に示す。
このDRAMは、異方性エッチングによりSi基板１の表面
を縦横に走るように形成した溝によって分離される柱状
突起５からなる複数のメモリセルが配列されてなるもの
である。そして、この溝の底には素子分離用絶縁膜61が
埋込み形成されている。
を縦横に走るように形成した溝によって分離される柱状
突起５からなる複数のメモリセルが配列されてなるもの
である。そして、この溝の底には素子分離用絶縁膜61が
埋込み形成されている。
また、各柱状突起５の下部側面にはキャパシタ絶縁膜
８が形成され、溝内にはプレート電極となるキャパシタ
電極９が埋込み形成される。
８が形成され、溝内にはプレート電極となるキャパシタ
電極９が埋込み形成される。
さらに、柱状突起５の上部側面にはゲート絶縁膜11を
介してゲート電極12が形成される。このゲート電極12と
キャパシタ電極９との間は絶縁膜10により分離されてい
る。そして柱状突起５の上端面にはMOSFETのソースまた
はドレインとなるｎ型層16が形成され、全面が絶縁膜14
により平坦化され、ｎ型層16に対してコンタクト孔を介
してAl膜からなるビット線17が配設される。ゲート電極
12は第６図（ａ）から明らかなように、柱状突起５の周
囲を取囲みかつ、一方向に連続するように配設されて、
これがワード線となる。
介してゲート電極12が形成される。このゲート電極12と
キャパシタ電極９との間は絶縁膜10により分離されてい
る。そして柱状突起５の上端面にはMOSFETのソースまた
はドレインとなるｎ型層16が形成され、全面が絶縁膜14
により平坦化され、ｎ型層16に対してコンタクト孔を介
してAl膜からなるビット線17が配設される。ゲート電極
12は第６図（ａ）から明らかなように、柱状突起５の周
囲を取囲みかつ、一方向に連続するように配設されて、
これがワード線となる。
このようなDRAM構造では、溝の底部を素子分離領域と
してこの溝内にMOSキャパシタおよびMOSFETが縦積みさ
れて集積形成されるため、メモリセルの占有面積が小さ
くて済み、高集積化が可能である。
してこの溝内にMOSキャパシタおよびMOSFETが縦積みさ
れて集積形成されるため、メモリセルの占有面積が小さ
くて済み、高集積化が可能である。
（発明が解決しようとする課題） ところで、DRAMにおいて最近特に問題となっている現
象の１つに放射線の入射によりセル内の記憶状態が変化
し、エラーを生じるという、いわゆるソフトエラー現象
がある。
象の１つに放射線の入射によりセル内の記憶状態が変化
し、エラーを生じるという、いわゆるソフトエラー現象
がある。
各メモリセルが柱状突起の側面に形成されるために、
斜めから入射した放射線が柱状突起の配列によって寸断
される結果、セル・モードでのソフトエラーは低減され
るものの、柱状突起の真下には絶縁膜はなく、真上から
入射する放射線への対応はなく、さらなるソフトエラー
の低減対策を考えねばならなかった。
斜めから入射した放射線が柱状突起の配列によって寸断
される結果、セル・モードでのソフトエラーは低減され
るものの、柱状突起の真下には絶縁膜はなく、真上から
入射する放射線への対応はなく、さらなるソフトエラー
の低減対策を考えねばならなかった。
しかしながら第６図に示したDRAM構造では、絶縁層を
埋め込むには各柱状突起の底部に埋め込まねばならず、
製造上困難である。すなわち、隣接するMOSキャパシタ
の分離用に溝の底の素子分離用絶縁膜83を形成している
が高いアスペクト比をもった細い溝の底にこのような絶
縁膜を埋込み形成するのは非常に困難であった。
埋め込むには各柱状突起の底部に埋め込まねばならず、
製造上困難である。すなわち、隣接するMOSキャパシタ
の分離用に溝の底の素子分離用絶縁膜83を形成している
が高いアスペクト比をもった細い溝の底にこのような絶
縁膜を埋込み形成するのは非常に困難であった。
また、MOSキャパシタの半導体柱状突起側には、キャ
パシタの一方の電極であり記憶ノードとして働くｎ型層
を形成することが望ましいが、このような（第６図の）
DRAM構造ではこのｎ型層の形成が困難であった。すなわ
ち、この構造では柱状突起の下部側面にゲート電極形成
前にキャパシタを形成しなければならず、そのキャパシ
タ領域の側面にのみ選択的に不純物をドープするには、
MOSFET形成領域を何らかのマスクで覆っておく必要があ
るが、これは溝形成後は困難であるためである。
パシタの一方の電極であり記憶ノードとして働くｎ型層
を形成することが望ましいが、このような（第６図の）
DRAM構造ではこのｎ型層の形成が困難であった。すなわ
ち、この構造では柱状突起の下部側面にゲート電極形成
前にキャパシタを形成しなければならず、そのキャパシ
タ領域の側面にのみ選択的に不純物をドープするには、
MOSFET形成領域を何らかのマスクで覆っておく必要があ
るが、これは溝形成後は困難であるためである。
さらに、第６図に示したDRAM構造では、柱状突起５の
上端面に形成されたｎ型層16に対し、コンタクト孔を介
してビット線17を接続している。このため、ビット線コ
ンタクト孔の大きさと、ビット線コンタクトと柱状突起
５の上端面との合わせ余裕によって柱状突起上端面の大
きさが決まる。従って最小のデザイン・ルールを用い
て、柱状突起５の上端面積を加工上最小限の大きさとす
ることは不可能であった。
上端面に形成されたｎ型層16に対し、コンタクト孔を介
してビット線17を接続している。このため、ビット線コ
ンタクト孔の大きさと、ビット線コンタクトと柱状突起
５の上端面との合わせ余裕によって柱状突起上端面の大
きさが決まる。従って最小のデザイン・ルールを用い
て、柱状突起５の上端面積を加工上最小限の大きさとす
ることは不可能であった。
本発明は前記実情に鑑みてなされたもので、ソフトエ
ラーが低く、高集積化、大容量化を可能としたDRAMとそ
の製造方法を提供することを目的とする。
ラーが低く、高集積化、大容量化を可能としたDRAMとそ
の製造方法を提供することを目的とする。
（課題を解決するための手段） そこで本発明の半導体記憶装置は、基板中にMOSキャ
パシタを分離する絶縁膜層と、記憶ノードとなる不純物
層と、MOSFETのチャネル領域となる不純物層をもった基
板に複数の半導体柱状突起がマトリックス配列され、そ
の各柱状突起の側面の下部にMOSキャパシタ、上部にMOS
FETが形成されてメモリセルが構成され、柱状突起の上
端面にMOSFETのソースまたはドレイン拡散層が形成され
てここにビット線がコンタクトする構造であって、ビッ
ト線を柱状突起の上端面にコンタクト孔を設けることな
く自己整合的にコンタクトさせたことを特徴とする。
パシタを分離する絶縁膜層と、記憶ノードとなる不純物
層と、MOSFETのチャネル領域となる不純物層をもった基
板に複数の半導体柱状突起がマトリックス配列され、そ
の各柱状突起の側面の下部にMOSキャパシタ、上部にMOS
FETが形成されてメモリセルが構成され、柱状突起の上
端面にMOSFETのソースまたはドレイン拡散層が形成され
てここにビット線がコンタクトする構造であって、ビッ
ト線を柱状突起の上端面にコンタクト孔を設けることな
く自己整合的にコンタクトさせたことを特徴とする。
さらに本発明の半導体記憶装置は、上記の基本構造に
おいて、柱状突起の側面の途中に段差を有し、その段差
あるいはそのやや上から下部全面に記憶ノードとなる半
導体層が形成され、ここにキャパシタ絶縁膜を介してキ
ャパシタ電極が埋め込み形成されていることを特徴とす
る。
おいて、柱状突起の側面の途中に段差を有し、その段差
あるいはそのやや上から下部全面に記憶ノードとなる半
導体層が形成され、ここにキャパシタ絶縁膜を介してキ
ャパシタ電極が埋め込み形成されていることを特徴とす
る。
本発明はまた、表面に酸化膜を形成すると共に所望の
不純物層を形成した第１の基板と、第２の基板とをウェ
ハ張り合わせ技術を用いて酸化膜を内側に挟むようにし
て接合している。
不純物層を形成した第１の基板と、第２の基板とをウェ
ハ張り合わせ技術を用いて酸化膜を内側に挟むようにし
て接合している。
（作用） 上記構成によれば、各柱状突起を前記基板中に埋込み
形成された絶縁層の上に形成しているため、各メモリセ
ルの真上から入射した放射線はこの絶縁層で寸断され、
また斜めから入射した放射線も柱状突起の配列によって
寸断される結果、ソフトエラー率は大幅に低減される。
形成された絶縁層の上に形成しているため、各メモリセ
ルの真上から入射した放射線はこの絶縁層で寸断され、
また斜めから入射した放射線も柱状突起の配列によって
寸断される結果、ソフトエラー率は大幅に低減される。
また、本発明の方法では、表面に酸化膜を形成すると
共に所望の不純物層を形成した第１の基板と、第２の基
板とをウェハ張り合わせ技術を用いて酸化膜を内側に挟
むようにして接合した接合ウェハを出発材料として用い
るが、第１および第２の基板の両方に酸化膜を形成し、
これらの酸化膜を内側に挟むように接合してもよい。
共に所望の不純物層を形成した第１の基板と、第２の基
板とをウェハ張り合わせ技術を用いて酸化膜を内側に挟
むようにして接合した接合ウェハを出発材料として用い
るが、第１および第２の基板の両方に酸化膜を形成し、
これらの酸化膜を内側に挟むように接合してもよい。
この方法によれば、接合ウェハを出発材料とし、この
酸化膜をエッチングストッパとして第１の基板側から異
方性エッチングにより縦横に溝を形成して、この溝によ
り分離される複数の半導体柱状突起を形成し、この柱状
突起の下部にMOSキャパシタ、上部にMOSFETを形成する
ようにしているため、容易に高密度でかつ均一な深さの
溝を形成することができる上、各柱状突起の底面は全て
絶縁膜上にあるように形成される。
酸化膜をエッチングストッパとして第１の基板側から異
方性エッチングにより縦横に溝を形成して、この溝によ
り分離される複数の半導体柱状突起を形成し、この柱状
突起の下部にMOSキャパシタ、上部にMOSFETを形成する
ようにしているため、容易に高密度でかつ均一な深さの
溝を形成することができる上、各柱状突起の底面は全て
絶縁膜上にあるように形成される。
また、本発明によれば、溝掘りのための第１のマスク
を耐酸化性マスクとして、これを素子形成の最終段階ま
で残すことによって、ビット線コンタクト領域が柱状突
起の上端面に自己整合的に形成され、ビット線コンタク
トの合わせ余裕が不要になる。この結果、メモリセルの
微細化が図られ、DRAMの高集積化、大容量化が可能にな
る。またソフトエラーに関しても、微細化によってソフ
トエラーに関与する基板面積が小さくなるので、ビット
線モードでのソフトエラーが抑制される。セル・モード
でのソフトエラーについても、各メモリセルが柱状突起
の側面に形成されるために、斜めから入射したα線が柱
状突起の配列によって寸断される結果、同様に抑制され
る。
を耐酸化性マスクとして、これを素子形成の最終段階ま
で残すことによって、ビット線コンタクト領域が柱状突
起の上端面に自己整合的に形成され、ビット線コンタク
トの合わせ余裕が不要になる。この結果、メモリセルの
微細化が図られ、DRAMの高集積化、大容量化が可能にな
る。またソフトエラーに関しても、微細化によってソフ
トエラーに関与する基板面積が小さくなるので、ビット
線モードでのソフトエラーが抑制される。セル・モード
でのソフトエラーについても、各メモリセルが柱状突起
の側面に形成されるために、斜めから入射したα線が柱
状突起の配列によって寸断される結果、同様に抑制され
る。
また、第１および第２のマスクを用いた２段階の溝掘
りによって、特に基板中の絶縁層に達する第２の溝によ
ってMOSキャパシタは完全に分離され、分離のための溝
の底での絶縁膜の形成が不純物層の形成などの工程を省
略できるため非常に製造し易いDRAMを得ることができ
る。
りによって、特に基板中の絶縁層に達する第２の溝によ
ってMOSキャパシタは完全に分離され、分離のための溝
の底での絶縁膜の形成が不純物層の形成などの工程を省
略できるため非常に製造し易いDRAMを得ることができ
る。
（実施例） 以下、本発明の実施例について、図面を参照しつつ詳
細に説明する。
細に説明する。
第１図（ａ）は一実施例のDRAMの４ビット分を示す平
面図であり、第１図（ｂ）は、第１図（ａ）のＡ−Ａ′
断面図である。
面図であり、第１図（ｂ）は、第１図（ａ）のＡ−Ａ′
断面図である。
ｐ型シリコン基板１の表面に形成された酸化シリコン
膜２上に、記憶ノードとなるn-型層３、MOSFETのチャネ
ル領域となるp-型層４が積層され、この基板の縦横に走
る溝６により分離された複数の微小な柱状突起５（51,5
2,…）がマトリックス状に配列形成されている。
膜２上に、記憶ノードとなるn-型層３、MOSFETのチャネ
ル領域となるp-型層４が積層され、この基板の縦横に走
る溝６により分離された複数の微小な柱状突起５（51,5
2,…）がマトリックス状に配列形成されている。
各柱状突起５の側面には段差７が形成されており、こ
こではこの段差７のやや上部より下は記憶ノードとなる
n-型層３であり、この下部側面全体にキャパシタ絶縁膜
８が形成され、さらに溝６内にはキャパシタ電極９が埋
込み形成され、MOSキャパシタを構成している。n-型層
３は、そのチャネル層４との境界が段差７の位置とほぼ
一致するように、または段差より上になるように設定さ
れている。キャパシタ電極９は全メモリセルに共通のプ
レート電極として連続的に形成されていて周辺部で電極
として取り出されている。
こではこの段差７のやや上部より下は記憶ノードとなる
n-型層３であり、この下部側面全体にキャパシタ絶縁膜
８が形成され、さらに溝６内にはキャパシタ電極９が埋
込み形成され、MOSキャパシタを構成している。n-型層
３は、そのチャネル層４との境界が段差７の位置とほぼ
一致するように、または段差より上になるように設定さ
れている。キャパシタ電極９は全メモリセルに共通のプ
レート電極として連続的に形成されていて周辺部で電極
として取り出されている。
また、溝の底部および柱状突起の底部には、酸化シリ
コン層２が存在し素子分離用の絶縁層としておよびα線
によるソフトエラー防止用の絶縁層としての役割を果た
している。
コン層２が存在し素子分離用の絶縁層としておよびα線
によるソフトエラー防止用の絶縁層としての役割を果た
している。
各柱状突起５の上部の側面には、ゲート絶縁膜11を介
してゲート電極12（121,122,…）が形成されている。ゲ
ート電極12とキャパシタ電極９は、溝６内に絶縁膜10に
より分離されて縦積みされて埋め込まれた状態になる。
ゲート電極12は、柱状突起５の周囲を取囲み、かつマト
リックスの一方向に連続的に配設されて、これがワード
線となる。前記溝６中、ゲート電極12が埋め込まれた残
りの凹部は、絶縁膜13が埋め込まれて平坦化されてい
る。
してゲート電極12（121,122,…）が形成されている。ゲ
ート電極12とキャパシタ電極９は、溝６内に絶縁膜10に
より分離されて縦積みされて埋め込まれた状態になる。
ゲート電極12は、柱状突起５の周囲を取囲み、かつマト
リックスの一方向に連続的に配設されて、これがワード
線となる。前記溝６中、ゲート電極12が埋め込まれた残
りの凹部は、絶縁膜13が埋め込まれて平坦化されてい
る。
こうしてキャパシタ電極およびゲート電極が埋込み形
成された基板表面は絶縁膜13で覆われ、その上にAl膜等
によるビット線17（171,172,…）が配設されている。各
柱状突起５の上端面にはMOSFETのソースまたはドレイン
となるn+型層16が拡散形成され、ビット線17はこのn+型
層16に対して、コンタクト孔形成のPEP工程を経ること
なく、自己整合的にダイレクト・コンタクトさせてい
る。
成された基板表面は絶縁膜13で覆われ、その上にAl膜等
によるビット線17（171,172,…）が配設されている。各
柱状突起５の上端面にはMOSFETのソースまたはドレイン
となるn+型層16が拡散形成され、ビット線17はこのn+型
層16に対して、コンタクト孔形成のPEP工程を経ること
なく、自己整合的にダイレクト・コンタクトさせてい
る。
次に、このDRAMの製造工程について説明する。ここ
で、第２図（ａ）〜（ｈ）は、このDRAMの製造工程を示
す図であり、第１図（ｂ）に対応する断面を示す図であ
る。
で、第２図（ａ）〜（ｈ）は、このDRAMの製造工程を示
す図であり、第１図（ｂ）に対応する断面を示す図であ
る。
まず、ｐ型シリコン基板１上に絶縁膜として例えば膜
厚約8000Å程度のSiO2膜２、その上に記憶ノードとなる
例えばアンチモン（Sb）の熱拡散による約３μｍ程度の
n-型層３、MOSFETのチャネル領域となるP-型層４を順次
積層してなる基板を形成する。
厚約8000Å程度のSiO2膜２、その上に記憶ノードとなる
例えばアンチモン（Sb）の熱拡散による約３μｍ程度の
n-型層３、MOSFETのチャネル領域となるP-型層４を順次
積層してなる基板を形成する。
これらの層をもった基板は、例えば第３図に示すよう
な方法で形成される。ここではこの一例として、ウェハ
・張り合せ法を第３図を用いて説明する。
な方法で形成される。ここではこの一例として、ウェハ
・張り合せ法を第３図を用いて説明する。
まず、２枚のウェハ（シリコン基板１、1s）を用意
し、そのうちの１枚のp-型シリコン基板1sに例えばボロ
ン（Ｂ）を５×1012cm-2のドーズ量、100keVの加速電圧
でイオン注入して熱処理することにより基板1sより高濃
度のp-型層４を形成する。このp-層はMOSFETのチャネル
領域を形成するためのもので、厚みは６μｍ以上均一な
濃度領域があることが要求される。イオン注入法の代わ
りにエピタキシャル成長によるこのp-型層を形成しても
良い。この方法でも容易に均一な濃度の膜を厚く形成で
きる。
し、そのうちの１枚のp-型シリコン基板1sに例えばボロ
ン（Ｂ）を５×1012cm-2のドーズ量、100keVの加速電圧
でイオン注入して熱処理することにより基板1sより高濃
度のp-型層４を形成する。このp-層はMOSFETのチャネル
領域を形成するためのもので、厚みは６μｍ以上均一な
濃度領域があることが要求される。イオン注入法の代わ
りにエピタキシャル成長によるこのp-型層を形成しても
良い。この方法でも容易に均一な濃度の膜を厚く形成で
きる。
次に第３図（ｂ）に示すように、さらにこのシリコン
基板1sの任意の領域に例えば１×1019cm-3の濃度をもっ
たｎ型不純物層（ｎ型層）３を約３μｍ程度形成する。
これには通常のアンチモン（Sb）等の熱拡散法やヒ素
（As）のイオン注入法を用いることが可能である。
基板1sの任意の領域に例えば１×1019cm-3の濃度をもっ
たｎ型不純物層（ｎ型層）３を約３μｍ程度形成する。
これには通常のアンチモン（Sb）等の熱拡散法やヒ素
（As）のイオン注入法を用いることが可能である。
次に通常のH2＋O2雰囲気の熱酸化により各シリコン基
板１、1sの表面に厚さ50nmから１μｍ（ここでは例えば
400nm程度）の酸化膜２（2a、2b）を形成する。
板１、1sの表面に厚さ50nmから１μｍ（ここでは例えば
400nm程度）の酸化膜２（2a、2b）を形成する。
この後、このようにして表面に酸化膜２を形成した２
枚のシリコン基板１、1sを第３図（ｃ）に示すように支
持用のシリコン基板１と重ね合わせるが、その際、酸化
膜２どうしを重ね合わせ、ｎ型不純物層が内側になるよ
うにする。このように２枚の基板の表面を重ね合わせる
際、例えばこれらシリコン基板１、1sの間にパルス状の
電圧（±100〜±500V）を加え、例えば10-1Pa程度に減
圧して接着する。このとき基板は最大800℃程度まで加
熱する。また、この後さらに通常の熱処理（例えば1100
℃、N2中で30分）を行なっても良い。
枚のシリコン基板１、1sを第３図（ｃ）に示すように支
持用のシリコン基板１と重ね合わせるが、その際、酸化
膜２どうしを重ね合わせ、ｎ型不純物層が内側になるよ
うにする。このように２枚の基板の表面を重ね合わせる
際、例えばこれらシリコン基板１、1sの間にパルス状の
電圧（±100〜±500V）を加え、例えば10-1Pa程度に減
圧して接着する。このとき基板は最大800℃程度まで加
熱する。また、この後さらに通常の熱処理（例えば1100
℃、N2中で30分）を行なっても良い。
このようにして２枚のシリコン基板、１、1sを接着し
た後、第３図（ｄ）に示すように、シリコン基板1sの側
から通常の研磨を行ない薄膜化する。研磨には、通常の
物理的研磨と、エッチング液としてフッ酸、硝酸、酢酸
液の混合液を用いたエッチング法等による化学的研磨と
を組み合わせて行なっても良い。
た後、第３図（ｄ）に示すように、シリコン基板1sの側
から通常の研磨を行ない薄膜化する。研磨には、通常の
物理的研磨と、エッチング液としてフッ酸、硝酸、酢酸
液の混合液を用いたエッチング法等による化学的研磨と
を組み合わせて行なっても良い。
そして、通常のシリコン基板と同じようにして表面の
鏡面研磨を行ない、第３図（ｅ）に示すように、シリコ
ン基板１上に酸化膜２、ｎ型不純物層３、p-型層４が順
次積層された積層構造のシリコン基板を得ることができ
る。
鏡面研磨を行ない、第３図（ｅ）に示すように、シリコ
ン基板１上に酸化膜２、ｎ型不純物層３、p-型層４が順
次積層された積層構造のシリコン基板を得ることができ
る。
本実施例のウェハ張り合せ法を用いる場合、下地の基
板（支持基板）１はp-型シリコン基板でもn-型シリコン
基板でもどちらでも良く、特に指定されるものではな
い。
板（支持基板）１はp-型シリコン基板でもn-型シリコン
基板でもどちらでも良く、特に指定されるものではな
い。
次に、このようにして形成された積層基板上に、まず
第２図（ａ）に示すごとく、各メモリセル領域を覆う第
１のマスク21を通常の写真食刻法により形成する。具体
的には第１のマスク21は、熱酸化による膜厚約10nmのSi
O2膜21a,耐酸化性膜である膜厚約200nmのSi3N4膜21b,CV
D法により堆積した厚約600nmのSiO2膜21cの３層から構
成する。
第２図（ａ）に示すごとく、各メモリセル領域を覆う第
１のマスク21を通常の写真食刻法により形成する。具体
的には第１のマスク21は、熱酸化による膜厚約10nmのSi
O2膜21a,耐酸化性膜である膜厚約200nmのSi3N4膜21b,CV
D法により堆積した厚約600nmのSiO2膜21cの３層から構
成する。
そして第２図（ｂ）に示すように、この第１のマスク
をエッチングマスクとして用いる反応性イオンエッチン
グ（RIE）法により、p-型層４を突抜ける深さに第１の
溝6aを形成し、この溝6aにより複数の柱状突起５が配列
形成された状態を得る。その後、各柱状突起５の側面に
耐酸化性の第２のマスクとなるSi3N4膜23を形成する。
より具体的には、まずCVD法により膜厚約20nmのSiO2膜2
2を堆積してこの上に更にCVD法により約200nmのSi3N4膜
23を堆積し、RIE法により全面に対し異方性エッチング
を行なってこれらの積層膜を柱状突起５の側面にのみ自
己整合して残す。
をエッチングマスクとして用いる反応性イオンエッチン
グ（RIE）法により、p-型層４を突抜ける深さに第１の
溝6aを形成し、この溝6aにより複数の柱状突起５が配列
形成された状態を得る。その後、各柱状突起５の側面に
耐酸化性の第２のマスクとなるSi3N4膜23を形成する。
より具体的には、まずCVD法により膜厚約20nmのSiO2膜2
2を堆積してこの上に更にCVD法により約200nmのSi3N4膜
23を堆積し、RIE法により全面に対し異方性エッチング
を行なってこれらの積層膜を柱状突起５の側面にのみ自
己整合して残す。
そして第１および第２のマスクを耐エッチングマスク
として用いて、塩素ガスを含むRIEにより、第１の溝6a
内に更に絶縁層２に達するように深さ約３μｍの第２の
溝6bを形成する。これにより、各柱状突起３の側面に段
差７が形成されることになる。この後エッチング面に所
定の後処理をする（第２図（ｃ））。このとき、n-型層
３は表面不純物濃度が例えば１×1019cm-3程度になる。
として用いて、塩素ガスを含むRIEにより、第１の溝6a
内に更に絶縁層２に達するように深さ約３μｍの第２の
溝6bを形成する。これにより、各柱状突起３の側面に段
差７が形成されることになる。この後エッチング面に所
定の後処理をする（第２図（ｃ））。このとき、n-型層
３は表面不純物濃度が例えば１×1019cm-3程度になる。
その後、熱酸化を行なって柱状突起５の下部側面に約
10nmのキャパシタ絶縁膜８を形成する。このキャパシタ
絶縁膜としては、Si3N4膜をCVD法により堆積した後に表
面を酸化し形成したSiO2膜とSi3N4膜の積層膜を用いて
もよいし、Ta2O5等の金属酸化物膜や熱窒化膜、或いは
これらの適当な組合わせを用いるようにしてもよい。そ
して溝６内に第１の多結晶シリコン膜からなるキャパシ
タ電極９を埋込み形成する（第２図（ｄ））。具体的に
は、リン・ドープの第１の多結晶シリコン膜を約600nm
堆積し、これを例えばCF4ガスを含むCDE法によりエッチ
ングして、表面がほぼ段差７の位置になるように埋込
む。この実施例の場合、溝6bの最大幅は約0.6μｍ程度
であるから、約0.3μｍ以上の厚みの多結晶シリコン膜
を堆積すればその表面はほぼ平坦になり、これをCDE法
により全面エッチングすることによって、図示のように
キャパシタ電極９を埋込み形成することができる。ここ
でCDE法を用いるとRIE法の場合に発生するようなイオン
スパッタによる柱状突起コーナー部のエッチングが発生
しないという特徴をもっている。多結晶シリコン膜の堆
積により表面が平坦にならない場合には、フォトレジス
ト等の流動性膜により平坦化して、この流動性膜と多結
晶シリコン膜のエッチング速度がほぼ等しくなる条件で
全面エッチングすることにより、この構造を得ることが
できる。こうして、各柱状突起５の第１のマスク21およ
び第２のマスク23で覆われていない下部側面を利用した
MOSキャパシタが形成される。
10nmのキャパシタ絶縁膜８を形成する。このキャパシタ
絶縁膜としては、Si3N4膜をCVD法により堆積した後に表
面を酸化し形成したSiO2膜とSi3N4膜の積層膜を用いて
もよいし、Ta2O5等の金属酸化物膜や熱窒化膜、或いは
これらの適当な組合わせを用いるようにしてもよい。そ
して溝６内に第１の多結晶シリコン膜からなるキャパシ
タ電極９を埋込み形成する（第２図（ｄ））。具体的に
は、リン・ドープの第１の多結晶シリコン膜を約600nm
堆積し、これを例えばCF4ガスを含むCDE法によりエッチ
ングして、表面がほぼ段差７の位置になるように埋込
む。この実施例の場合、溝6bの最大幅は約0.6μｍ程度
であるから、約0.3μｍ以上の厚みの多結晶シリコン膜
を堆積すればその表面はほぼ平坦になり、これをCDE法
により全面エッチングすることによって、図示のように
キャパシタ電極９を埋込み形成することができる。ここ
でCDE法を用いるとRIE法の場合に発生するようなイオン
スパッタによる柱状突起コーナー部のエッチングが発生
しないという特徴をもっている。多結晶シリコン膜の堆
積により表面が平坦にならない場合には、フォトレジス
ト等の流動性膜により平坦化して、この流動性膜と多結
晶シリコン膜のエッチング速度がほぼ等しくなる条件で
全面エッチングすることにより、この構造を得ることが
できる。こうして、各柱状突起５の第１のマスク21およ
び第２のマスク23で覆われていない下部側面を利用した
MOSキャパシタが形成される。
次に第２図（ｅ）に示すごとく、例えばO2＋H2雰囲気
中でSi3N4膜21,23をマスクとして850℃で熱酸化を約15
分行ない、キャパシタ電極９の表面を約80nmの厚いSiO2
膜10で覆う。ここでは熱酸化膜10を用いてキャパシタ電
極９とMOSFETのゲート電極12との分離を行なったが、CV
D酸化膜を堆積した後、エッチバック法によってCVD酸化
膜をキャパシタ電極９の上部に残置し分離することもで
きる。この場合熱工程に起因するストレスによる結晶欠
陥を抑制し、メモリセルのデータの保持特性を優れたも
のとする上で効果がある。
中でSi3N4膜21,23をマスクとして850℃で熱酸化を約15
分行ない、キャパシタ電極９の表面を約80nmの厚いSiO2
膜10で覆う。ここでは熱酸化膜10を用いてキャパシタ電
極９とMOSFETのゲート電極12との分離を行なったが、CV
D酸化膜を堆積した後、エッチバック法によってCVD酸化
膜をキャパシタ電極９の上部に残置し分離することもで
きる。この場合熱工程に起因するストレスによる結晶欠
陥を抑制し、メモリセルのデータの保持特性を優れたも
のとする上で効果がある。
次に、柱状突起５のMOSFETを形成すべき上部側面を覆
っていた第２のマスクであるSi3N4膜23およびその下のS
iO2膜22を除去し、O2＋HCl雰囲気中で温度900℃の熱酸
化を約60分行ない、柱状突起５の上部側面にゲート絶縁
膜11を例えば膜厚20nm程度形成する。
っていた第２のマスクであるSi3N4膜23およびその下のS
iO2膜22を除去し、O2＋HCl雰囲気中で温度900℃の熱酸
化を約60分行ない、柱状突起５の上部側面にゲート絶縁
膜11を例えば膜厚20nm程度形成する。
そしてこの後、第２図（ｆ）に示すように、リン・ド
ープの第２の多結晶シリコン膜を約250nm堆積し、RIE法
によりエッチングして、各柱状突起５の上部側面にゲー
ト電極12を形成する。ゲート電極12は、マスクなしで各
柱状突起５の周囲全体に自己整合的に残されるが、これ
をマトリックスの一方向に連続的に配設してワード線を
構成する必要がある。そのため実際には、そのワード線
方向に沿う溝の領域にフォトレジスト・マスクを形成し
ておく。こうして柱状突起５の上部側面を利用してMOSF
ETが形成される。柱状突起をワード線方向にこれを直交
する方向よりも詰めて配列すれば自己整合で接続部が形
成可能であり、マスク層は必要ない。
ープの第２の多結晶シリコン膜を約250nm堆積し、RIE法
によりエッチングして、各柱状突起５の上部側面にゲー
ト電極12を形成する。ゲート電極12は、マスクなしで各
柱状突起５の周囲全体に自己整合的に残されるが、これ
をマトリックスの一方向に連続的に配設してワード線を
構成する必要がある。そのため実際には、そのワード線
方向に沿う溝の領域にフォトレジスト・マスクを形成し
ておく。こうして柱状突起５の上部側面を利用してMOSF
ETが形成される。柱状突起をワード線方向にこれを直交
する方向よりも詰めて配列すれば自己整合で接続部が形
成可能であり、マスク層は必要ない。
その後、ゲート電極12の表面を熱酸化によるSiO2膜13
で覆い、凹部に例えばBPSG膜14を埋め込んで基板全体を
熱処理により平坦化する。SiO2膜13は、熱酸化でなくCV
Dによるものであってもよい。この後表面をフォトレジ
ストで平坦化した後、これらをエッチング速度が等しく
なるようなエッチング条件でドライエッチングにより全
面エッチングを行ない、柱状突起５の上端面の耐酸化性
マスクであるSi3N4膜21bを露出させる（第２図
（ｇ））。
で覆い、凹部に例えばBPSG膜14を埋め込んで基板全体を
熱処理により平坦化する。SiO2膜13は、熱酸化でなくCV
Dによるものであってもよい。この後表面をフォトレジ
ストで平坦化した後、これらをエッチング速度が等しく
なるようなエッチング条件でドライエッチングにより全
面エッチングを行ない、柱状突起５の上端面の耐酸化性
マスクであるSi3N4膜21bを露出させる（第２図
（ｇ））。
次に、Si3N4膜21bを例えばCF4ガスを含むガスを用い
てCDE法により選択的にエッチング除去し、続いて、SiD
2膜21aを除去し、Si基板を露出させる。その後例えば、
温度850℃、水蒸気雰囲気中で熱酸化を行ない、基板表
面にSiO2膜を形成する。このSiO2膜は、柱状突起３の上
表面では約10nmのSiO2膜厚となる。この熱酸化はゲート
電極上端が柱状突起の上表面より上に位置している場
合、エッチング後の多結晶シリコンを良好に配線する。
てCDE法により選択的にエッチング除去し、続いて、SiD
2膜21aを除去し、Si基板を露出させる。その後例えば、
温度850℃、水蒸気雰囲気中で熱酸化を行ない、基板表
面にSiO2膜を形成する。このSiO2膜は、柱状突起３の上
表面では約10nmのSiO2膜厚となる。この熱酸化はゲート
電極上端が柱状突起の上表面より上に位置している場
合、エッチング後の多結晶シリコンを良好に配線する。
次にこの均一なSiD2膜15を通してAsをドーズ量５×10
12cm-2加速電圧40keVでイオン注入して、各柱状突起５
の上端面にMOSFETのソースまたはドレインとなるn+型層
16を形成する。このとき必要なら、リンをドーズ量３×
1013cm-2、加速電圧100keVの条件でイオン注入して、n+
型層16の下にn-型層を形成して、MOSFETをLDD構造とし
てもよい。
12cm-2加速電圧40keVでイオン注入して、各柱状突起５
の上端面にMOSFETのソースまたはドレインとなるn+型層
16を形成する。このとき必要なら、リンをドーズ量３×
1013cm-2、加速電圧100keVの条件でイオン注入して、n+
型層16の下にn-型層を形成して、MOSFETをLDD構造とし
てもよい。
次にフッ化アンモニウム液を用いて柱状突起５の上端
面の約10nmの膜厚のSiO2膜エッチングを行ない、柱状突
起５の上表面のみを選択的に露出させる。
面の約10nmの膜厚のSiO2膜エッチングを行ない、柱状突
起５の上表面のみを選択的に露出させる。
そしてタングステン膜Ｗの蒸着、パターニングによ
り、ｎ型層16に接続される、ワード線と交差するビット
線17を形成する（第２図（ｈ））。
り、ｎ型層16に接続される、ワード線と交差するビット
線17を形成する（第２図（ｈ））。
このようにしてこの実施例では、ビット線コンタクト
のためのPEP工程を要せず、柱状突起５の上表面のみを
自己整合的に露出させることができる。
のためのPEP工程を要せず、柱状突起５の上表面のみを
自己整合的に露出させることができる。
この実例例によるDRAMは次のような特徴を有する。
まずソフトエラーに関与する基板面積の減少によりビ
ット線モードでのソフトエラーを小さくすることがで
き、メモリセルの微細化と各メモリセルが絶縁層により
完全に分離されていることによりセルモードでのソフト
エラーも著しく小さくなる。
ット線モードでのソフトエラーを小さくすることがで
き、メモリセルの微細化と各メモリセルが絶縁層により
完全に分離されていることによりセルモードでのソフト
エラーも著しく小さくなる。
また直接張り合わせによる接合ウェハを出発材料と
し、この酸化膜をエッチングストッパとして第１の基板
側から異方性エッチングにより縦横に溝を形成している
ため、極めて容易に高密度でかつ均一な深さの溝を形成
することができる上、従来極めて困難であった分離のた
めの絶縁層の埋め込みが容易にでき、各柱状突起の底面
は全て絶縁膜上にあるように形成される。さらに、この
柱状突起の底面と絶縁膜との界面は極めて接合性が良好
で半導体柱状突起の結晶性も良く素子特性の優れたDRAM
を得ることができる。すなわち、MOSキャパシタとこの
絶縁膜の界面では、通常の熱酸化膜とシリコンとの界面
と同じ程度の界面準位しか発生していない。このため、
十分隣接するMOSキャパシタ間のリークを抑えることが
でき、DRAMの堆積電荷保持特性も良好である。
し、この酸化膜をエッチングストッパとして第１の基板
側から異方性エッチングにより縦横に溝を形成している
ため、極めて容易に高密度でかつ均一な深さの溝を形成
することができる上、従来極めて困難であった分離のた
めの絶縁層の埋め込みが容易にでき、各柱状突起の底面
は全て絶縁膜上にあるように形成される。さらに、この
柱状突起の底面と絶縁膜との界面は極めて接合性が良好
で半導体柱状突起の結晶性も良く素子特性の優れたDRAM
を得ることができる。すなわち、MOSキャパシタとこの
絶縁膜の界面では、通常の熱酸化膜とシリコンとの界面
と同じ程度の界面準位しか発生していない。このため、
十分隣接するMOSキャパシタ間のリークを抑えることが
でき、DRAMの堆積電荷保持特性も良好である。
更に、ビット線とMOSFETのソースまたはドレインとの
接続は、写真食刻法を含むコンタクト孔形成工程を用い
ることなく、自己整合的に行なわれる。このため、写真
食刻工程を用いる場合の合わせ余裕を必要とせず、従来
のように合わせ余裕によって柱状突起の上端面の大きさ
が制限されることがない。この結果、柱状突起を加工限
界まで微小なものとすることにより、微細なメモリセル
が実現でき、DRAMの高集積化、大容量化が図られる。
接続は、写真食刻法を含むコンタクト孔形成工程を用い
ることなく、自己整合的に行なわれる。このため、写真
食刻工程を用いる場合の合わせ余裕を必要とせず、従来
のように合わせ余裕によって柱状突起の上端面の大きさ
が制限されることがない。この結果、柱状突起を加工限
界まで微小なものとすることにより、微細なメモリセル
が実現でき、DRAMの高集積化、大容量化が図られる。
MOSキャパシタは、柱状突起の下部側面全周を利用し
ているので、比較的大きい蓄積容量を確保することがで
きる。
ているので、比較的大きい蓄積容量を確保することがで
きる。
MOSFETも、中央突起の上部側面全周を利用しているの
で、チャネル幅を大きくとることができ、大きいチャネ
ル・コンダクタンスを得るためにチャネル長を短くした
り、ゲート絶縁膜を必要以上に薄くすることがなくな
り、ホットエレクトロンによるしきい値変動等の少ない
優れた特性が得られる。
で、チャネル幅を大きくとることができ、大きいチャネ
ル・コンダクタンスを得るためにチャネル長を短くした
り、ゲート絶縁膜を必要以上に薄くすることがなくな
り、ホットエレクトロンによるしきい値変動等の少ない
優れた特性が得られる。
また、柱状突起は途中に段差が形成されて、記憶ノー
ドとなるn-型層はその段差の高さと同程度或いはこれよ
りチャネル側になるよう形成される。即ち、n-型層３と
チャネル層４との接合面位置は、段差７あるいはそれよ
り上部に形成される。これは、上部側面に形成されるMO
SFETの特性を良好なものとする上で意味がある。即ち、
記憶ノードとしてのn-型層３は同時にMOSFETのソースま
たはドレインでもあり、これがもし、段差の高さより低
く形成されると、MOSFETのチャネル領域がこの段差の部
分で曲がることになる。これは、チャネル長が柱状突起
側面の直線距離で決まらず、コーナの存在によりMOSFET
のしきい値電圧が高くなり、ソース、ドレインを入れ替
えたときに、電流特性に非対称性が生じる。実施例のよ
うにn-型層を少なくとも段差の高さあるいは上まで形成
し、チャネル領域を段差よりも上に形成することによ
り、この様な問題を回避することができる。
ドとなるn-型層はその段差の高さと同程度或いはこれよ
りチャネル側になるよう形成される。即ち、n-型層３と
チャネル層４との接合面位置は、段差７あるいはそれよ
り上部に形成される。これは、上部側面に形成されるMO
SFETの特性を良好なものとする上で意味がある。即ち、
記憶ノードとしてのn-型層３は同時にMOSFETのソースま
たはドレインでもあり、これがもし、段差の高さより低
く形成されると、MOSFETのチャネル領域がこの段差の部
分で曲がることになる。これは、チャネル長が柱状突起
側面の直線距離で決まらず、コーナの存在によりMOSFET
のしきい値電圧が高くなり、ソース、ドレインを入れ替
えたときに、電流特性に非対称性が生じる。実施例のよ
うにn-型層を少なくとも段差の高さあるいは上まで形成
し、チャネル領域を段差よりも上に形成することによ
り、この様な問題を回避することができる。
また、これによりソース・ドレインの形状を柱状突起
の上と下で対称にすることができ、MOSFET特性を対称に
することができる。
の上と下で対称にすることができ、MOSFET特性を対称に
することができる。
またこの実施例の方法は、第１のマスクを用いて基板
に第１の溝を掘り、更にその第１の溝の側面に第２のマ
スクを形成して第１の溝の底部に絶縁層２に達するまで
底部に第２の溝を掘る、という工程を採用する。これに
よりチップ内で均一な深さの第２の溝を形成でき、n-型
層の表面積が隣接するメモリとほぼ均一となる。
に第１の溝を掘り、更にその第１の溝の側面に第２のマ
スクを形成して第１の溝の底部に絶縁層２に達するまで
底部に第２の溝を掘る、という工程を採用する。これに
よりチップ内で均一な深さの第２の溝を形成でき、n-型
層の表面積が隣接するメモリとほぼ均一となる。
また、エッチングが絶縁層２とシリコン層との間に選
択性がある条件を選択すれば第２の溝のエッチングは絶
縁層２でストップし、第２の溝のエッチングの余裕度が
著しく向上し製品の歩留りが向上する。
択性がある条件を選択すれば第２の溝のエッチングは絶
縁層２でストップし、第２の溝のエッチングの余裕度が
著しく向上し製品の歩留りが向上する。
また、溝形成に用いる第１のマスクを最終工程近くま
で残すことによって、ビット線コンタクトの自己整合を
可能とし、これによりメモリセルの微細化を図ることが
できる。
で残すことによって、ビット線コンタクトの自己整合を
可能とし、これによりメモリセルの微細化を図ることが
できる。
上記実施例では、オープン・ビット線方式の場合を説
明したが、本発明はフォールデッド・ビット線方式のDR
AMにも同様に適用することができる。フォールデッド・
ビット線方式の場合、柱状突起は例えばビット線配設方
向の一列おきに半ピッチワード線方向にずらして形成す
る。
明したが、本発明はフォールデッド・ビット線方式のDR
AMにも同様に適用することができる。フォールデッド・
ビット線方式の場合、柱状突起は例えばビット線配設方
向の一列おきに半ピッチワード線方向にずらして形成す
る。
第４図（ａ），（ｂ）は、先の実施例に対してビット
線コンタクトを通常のフォトリソグラフィ法とRIE法を
用いて行なった場合の平面図と、そのＡ−Ａ′断面図で
ある。
線コンタクトを通常のフォトリソグラフィ法とRIE法を
用いて行なった場合の平面図と、そのＡ−Ａ′断面図で
ある。
第２図の実施例と同様にゲート電極12の表面に絶縁膜
13を形成した後、全面に例えばボロン・リンガラス（BP
SG）膜14を堆積し、温度950℃程度でこれを流動化させ
て平坦化した後、通常のフォトリソグラフィとRIE法を
用いて柱状突起５の上部にコンタクトホールを開口し、
例えばイオン注入法により柱状突起５の上表面にｎ形不
純物を形成導入してn+型層16を形成する。柱状特記５を
形成する前にもＰ型不純物４表面全面にイオン注入等に
よりn+型層を形成しておくことが好ましい。
13を形成した後、全面に例えばボロン・リンガラス（BP
SG）膜14を堆積し、温度950℃程度でこれを流動化させ
て平坦化した後、通常のフォトリソグラフィとRIE法を
用いて柱状突起５の上部にコンタクトホールを開口し、
例えばイオン注入法により柱状突起５の上表面にｎ形不
純物を形成導入してn+型層16を形成する。柱状特記５を
形成する前にもＰ型不純物４表面全面にイオン注入等に
よりn+型層を形成しておくことが好ましい。
その後、例えば多結晶シリコン膜をCVD法で約100nm程
度堆積し、これに例えばイオン注入法により、ヒ素（A
s）をドーピングして柱状突起上端のソースあるいはド
レイン層16と電気的に接続し、これをパターニングして
ビット線17とする。このときビット線の抵抗を下げるた
めにモリブデンシリサイドなどの高融点金属のシリサイ
ドや、タングステン（Ｗ）などの高融点金属を多結晶シ
リコン膜に堆積するいわゆるポリサイド構造を用いても
良い。
度堆積し、これに例えばイオン注入法により、ヒ素（A
s）をドーピングして柱状突起上端のソースあるいはド
レイン層16と電気的に接続し、これをパターニングして
ビット線17とする。このときビット線の抵抗を下げるた
めにモリブデンシリサイドなどの高融点金属のシリサイ
ドや、タングステン（Ｗ）などの高融点金属を多結晶シ
リコン膜に堆積するいわゆるポリサイド構造を用いても
良い。
この実施例によっても、ソフトエラーに強い構造やホ
ットエレクトロンに強い構造や隣接するMOSキャパシタ
の分離を確実に行なえる等の先の実施例と同様の効果が
得られる。
ットエレクトロンに強い構造や隣接するMOSキャパシタ
の分離を確実に行なえる等の先の実施例と同様の効果が
得られる。
第５図（ａ），（ｂ）は、本発明のメモリセルを周辺
回路部と一緒に構成した一実施例である。第５図（ａ）
はその平面図、第５図（ｂ）はそのＡ−Ａ′断面図であ
る。
回路部と一緒に構成した一実施例である。第５図（ａ）
はその平面図、第５図（ｂ）はそのＡ−Ａ′断面図であ
る。
本実施例では基板の全領域に絶縁層52を形成してい
る。このためにα線等のソフトエラーに対して強い構造
となっている。また、記憶ノードとなるn-型層53はメモ
リセルの領域の下にのみ形成されているが、もし必要と
あれば他の領域例えばｎウェルの下部やあるいは、バイ
ポーラとCMOSを組み合せて用いるいわゆるバイ・CMOS素
子としてDRAMを構成する場合のバイポーラ素子形成領域
の埋込みｎ層（例えばコレクタとして使用する）として
も使用できることは言うまでもない。このように全面で
はなく任意の領域に形成して良い。
る。このためにα線等のソフトエラーに対して強い構造
となっている。また、記憶ノードとなるn-型層53はメモ
リセルの領域の下にのみ形成されているが、もし必要と
あれば他の領域例えばｎウェルの下部やあるいは、バイ
ポーラとCMOSを組み合せて用いるいわゆるバイ・CMOS素
子としてDRAMを構成する場合のバイポーラ素子形成領域
の埋込みｎ層（例えばコレクタとして使用する）として
も使用できることは言うまでもない。このように全面で
はなく任意の領域に形成して良い。
また、チャネル領域として形成したｐ型層541は、メ
モリセルのMOSFETのチャネル領域として選択形成してい
るが、他の周辺回路のチャネル領域として使用できるの
は言うまでもなく、さらに周辺回路として別の濃度のチ
ャネル領域が欲しい場合には、通常のフォトリソグラフ
ィ法を用いてイオン注入を行い、熱拡散の技術を用い
て、所望の濃度のp-ウェル層542やn-ウェル層543を選択
形成できる。またそのとき周辺回路の基板電位は各ウェ
ルから与えれば良い。
モリセルのMOSFETのチャネル領域として選択形成してい
るが、他の周辺回路のチャネル領域として使用できるの
は言うまでもなく、さらに周辺回路として別の濃度のチ
ャネル領域が欲しい場合には、通常のフォトリソグラフ
ィ法を用いてイオン注入を行い、熱拡散の技術を用い
て、所望の濃度のp-ウェル層542やn-ウェル層543を選択
形成できる。またそのとき周辺回路の基板電位は各ウェ
ルから与えれば良い。
但し、メモリセル部については、チャネル領域は柱状
突起形成により他から孤立した領域となっているため、
メモリセルのMOSFETについては基板電位を与えることは
できない。しかし、周囲をゲート電極でかこまれた特別
形状のMOSFETのためゲート電極のチャネル領域に対する
支配力は非常に強く、このような基板電位がフローティ
ングになっていても十分なカットオフ特性を示すことが
できる。
突起形成により他から孤立した領域となっているため、
メモリセルのMOSFETについては基板電位を与えることは
できない。しかし、周囲をゲート電極でかこまれた特別
形状のMOSFETのためゲート電極のチャネル領域に対する
支配力は非常に強く、このような基板電位がフローティ
ングになっていても十分なカットオフ特性を示すことが
できる。
また、本実施例では、メモリセル部のワード線62と周
辺回路のゲート電極68を別々に形成する様に示したが、
同時に形成しても良い。こうすることによって工程を簡
略化することも可能である。
辺回路のゲート電極68を別々に形成する様に示したが、
同時に形成しても良い。こうすることによって工程を簡
略化することも可能である。
以上の実施例では、MOSFETのしきい値調整のために、
溝加工の前に基板のMOSFET形成領域となる深さまで全面
にイオン注入等によりｐ型層を形成しているが、このｐ
型層は柱状突起のMOSFET領域となる側面部にのみあれば
よい。従って例えば、柱状突起を形成し、キャパシタを
埋込み形成した後、イオン注入を行なってチャネル領域
のみ不純物濃度を調整するようにしてもよい。この場合
イオン注入はほぼ垂直の側面に行なうことになるので、
ウェハの回転操作を含む斜めイオン注入を行なうことに
より、側面に均一に不純物をドープする。ウェハの回転
は、連続的でもよいし、90゜ずつ不連続的に回転させて
もよい。
溝加工の前に基板のMOSFET形成領域となる深さまで全面
にイオン注入等によりｐ型層を形成しているが、このｐ
型層は柱状突起のMOSFET領域となる側面部にのみあれば
よい。従って例えば、柱状突起を形成し、キャパシタを
埋込み形成した後、イオン注入を行なってチャネル領域
のみ不純物濃度を調整するようにしてもよい。この場合
イオン注入はほぼ垂直の側面に行なうことになるので、
ウェハの回転操作を含む斜めイオン注入を行なうことに
より、側面に均一に不純物をドープする。ウェハの回転
は、連続的でもよいし、90゜ずつ不連続的に回転させて
もよい。
ビット線材料は、実施例で説明したＷ膜やAl−Si−Cu
膜の他、モリブデンなど他の高融点金属、或いは高融点
金属のシリサイド、またはこれらと多結晶シリコン膜と
の組合わせ等を用いることができる。
膜の他、モリブデンなど他の高融点金属、或いは高融点
金属のシリサイド、またはこれらと多結晶シリコン膜と
の組合わせ等を用いることができる。
また、実施例では、絶縁層を基板中に有する基板層の
形成に基板の直接張り合わせの例を示したが、この他の
方法、例えばレーザアニール法を用いたSOI技術を用い
て形成しても良い。また必要とあれば柱状突起下面全面
が絶縁層上に位置するようにウェハに格子状に絶縁層を
形成しても良い。
形成に基板の直接張り合わせの例を示したが、この他の
方法、例えばレーザアニール法を用いたSOI技術を用い
て形成しても良い。また必要とあれば柱状突起下面全面
が絶縁層上に位置するようにウェハに格子状に絶縁層を
形成しても良い。
また本実施例では、MOSキャパシタの一端が基板中の
絶縁層に接触するが、このMOSキャパシタとこの絶縁層
の界面では、通常の熱酸化膜とシリコン界面と同じ程度
の界面準位しか発生していない。このため、十分隣接す
るMOSキャパシタ間のリークを抑えることができ、DRAM
の堆積電荷保持特性を良好にできる。
絶縁層に接触するが、このMOSキャパシタとこの絶縁層
の界面では、通常の熱酸化膜とシリコン界面と同じ程度
の界面準位しか発生していない。このため、十分隣接す
るMOSキャパシタ間のリークを抑えることができ、DRAM
の堆積電荷保持特性を良好にできる。
また上記実施例では貼り合せの際両方のシリコン基板
に酸化膜を形成したが一方のみ、例えば基板1s側のみ酸
化膜を形成してもよい。また、実施例ではMOSFETは柱状
突起の上部側壁に形成されたが、MOSキャパシタを溝の
上部まで埋込み、MOSFETの枠状のゲート電極を柱状突起
の上表面に形成し、ゲート電極の開口を通して上表面に
ソース又はドレイン領域形成のためのイオン注入を行な
いビット線をコンタクトさせ、柱状突起上表面にMOSFET
を形成するようにしてもよい。
に酸化膜を形成したが一方のみ、例えば基板1s側のみ酸
化膜を形成してもよい。また、実施例ではMOSFETは柱状
突起の上部側壁に形成されたが、MOSキャパシタを溝の
上部まで埋込み、MOSFETの枠状のゲート電極を柱状突起
の上表面に形成し、ゲート電極の開口を通して上表面に
ソース又はドレイン領域形成のためのイオン注入を行な
いビット線をコンタクトさせ、柱状突起上表面にMOSFET
を形成するようにしてもよい。
その他本発明は、その趣旨を逸脱しない範囲で種々変
形して実施することができる。
形して実施することができる。
以上述べたように本発明によれば、各柱状突起を前記
基板中に埋込み形成された絶縁層の上に形成しているた
め、ソフトエラー率は大幅に低減される。
基板中に埋込み形成された絶縁層の上に形成しているた
め、ソフトエラー率は大幅に低減される。
また、本発明の方法によれば、接合ウェハを出発材料
とし、この酸化膜をエッチングストッパとして第１の基
板側から異方性エッチングにより縦横に溝を形成して、
この溝により分離される複数の半導体柱状突起を形成
し、この柱状突起の下部にMOSキャパシタ、上部にMOSFE
Tを形成するようにしているため、容易に高密度でかつ
均一な深さの溝を形成することができる上、各柱状突起
の底面は全て絶縁膜上にあるように形成される。
とし、この酸化膜をエッチングストッパとして第１の基
板側から異方性エッチングにより縦横に溝を形成して、
この溝により分離される複数の半導体柱状突起を形成
し、この柱状突起の下部にMOSキャパシタ、上部にMOSFE
Tを形成するようにしているため、容易に高密度でかつ
均一な深さの溝を形成することができる上、各柱状突起
の底面は全て絶縁膜上にあるように形成される。
さらに、半導体柱状突起の配列を利用し、各柱状突起
の側面にMOSキャパシタとMOSFETを縦積みする構造のDRA
Mにおいて、コンタクト孔形成の写真食刻工程を用いる
ことなく、柱状突起の上端に対するビット線コンタクト
をとることによって、メモリセル領域を加工限界まで微
細化することができ、高集積、大容量のDRAMを実現する
ことができる。
の側面にMOSキャパシタとMOSFETを縦積みする構造のDRA
Mにおいて、コンタクト孔形成の写真食刻工程を用いる
ことなく、柱状突起の上端に対するビット線コンタクト
をとることによって、メモリセル領域を加工限界まで微
細化することができ、高集積、大容量のDRAMを実現する
ことができる。
また本発明によれば、MOSキャパシタは柱状突起の下
部側面全周を利用しているので比較的大きな蓄積容量を
確保することができる。これによりDRAMの特性が向上す
る。
部側面全周を利用しているので比較的大きな蓄積容量を
確保することができる。これによりDRAMの特性が向上す
る。
また、MOSキャパシタの蓄積電荷量を決定する大きな
要因である溝の深さもｎ型蓄積ノード層の深さで決ま
り、溝のエッチングのバラツキなどの影響も受けにくい
構造であるため、製品の歩留りを著しく向上することが
できる。
要因である溝の深さもｎ型蓄積ノード層の深さで決ま
り、溝のエッチングのバラツキなどの影響も受けにくい
構造であるため、製品の歩留りを著しく向上することが
できる。
また本発明によれば、MOSFETも柱状突起の上部側面全
周を利用しているのでチャネル幅を大きくとることがで
き、大きなチャネルコンダクタンスを得ることができ
る。
周を利用しているのでチャネル幅を大きくとることがで
き、大きなチャネルコンダクタンスを得ることができ
る。
また本発明によれば、柱状突起上部のMOSFETのソース
およびドレイン領域は柱状突起上端の拡散層と記憶ノー
ドのｎ型層とで構成され対称的な形状をもったソース・
ドレインを形成している。また第１の溝を記憶ノードの
ｎ型層に達する様に形成するため、第１の溝と第２の溝
の間に生じる段差のMOSFET特性に対する影響を避けるこ
とが可能となる。これによりMOSFETの安定した特性を得
ることができる。
およびドレイン領域は柱状突起上端の拡散層と記憶ノー
ドのｎ型層とで構成され対称的な形状をもったソース・
ドレインを形成している。また第１の溝を記憶ノードの
ｎ型層に達する様に形成するため、第１の溝と第２の溝
の間に生じる段差のMOSFET特性に対する影響を避けるこ
とが可能となる。これによりMOSFETの安定した特性を得
ることができる。
第１図（ａ）は、本発明の一実施例のDRAMを示す平面
図、第１図（ｂ）は第１図のＡ−Ａ′断面図、第２図
（ａ）乃至第２図（ｈ）はそのDRAMの製造工程を示す断
面図、第３図（ａ）乃至第３図（ｅ）はこの製造工程で
用いられる多層基板を形成するためのウェハ張り合わせ
工程を示す図、第４図（ａ）および第４図（ｂ）は、本
発明の他の実施例のDRAMを示す平面図とそのＡ−Ａ′断
面図、第５図（ａ）および第５図（ｂ）は、本発明を周
辺回路と同時に形成したときの応用例を示す平面図とそ
のＡ−Ａ′断面図、第６図（ａ）および第６図（ｂ）
は、従来のDRAMの一例を示す平面図とそのＡ−Ａ′断面
図である。 51,1……ｐ型シリコン基板、２……絶縁膜、４……p-型
層、５（51,52,…）……柱状突起、６……溝、７……段
差、3,35……n-型層（記憶ノード）、８……キャパシタ
絶縁膜、９……キャパシタ電極（第１層多結晶シリコン
膜）、10……絶縁膜、11……ゲート絶縁膜、12（121,12
2,…）……ゲート電極（第２層多結晶シリコン膜）、13
……絶縁膜、14……絶縁膜、16……n-型層、17……ビッ
ト線、21……第１のマスク、211……SiO2膜、212……Si
3N4膜、213……SiO2膜、22……SiO2膜、23……Si3N4膜
（第２のマスク）、1s……ｐ型シリコン基板、２……酸
化膜、541,542……p-型層あるいはp-ウェル層、543……
n-ウェル層、68……ゲート電極、2,52……絶縁層（酸化
膜）、61……溝底部の絶縁膜。
図、第１図（ｂ）は第１図のＡ−Ａ′断面図、第２図
（ａ）乃至第２図（ｈ）はそのDRAMの製造工程を示す断
面図、第３図（ａ）乃至第３図（ｅ）はこの製造工程で
用いられる多層基板を形成するためのウェハ張り合わせ
工程を示す図、第４図（ａ）および第４図（ｂ）は、本
発明の他の実施例のDRAMを示す平面図とそのＡ−Ａ′断
面図、第５図（ａ）および第５図（ｂ）は、本発明を周
辺回路と同時に形成したときの応用例を示す平面図とそ
のＡ−Ａ′断面図、第６図（ａ）および第６図（ｂ）
は、従来のDRAMの一例を示す平面図とそのＡ−Ａ′断面
図である。 51,1……ｐ型シリコン基板、２……絶縁膜、４……p-型
層、５（51,52,…）……柱状突起、６……溝、７……段
差、3,35……n-型層（記憶ノード）、８……キャパシタ
絶縁膜、９……キャパシタ電極（第１層多結晶シリコン
膜）、10……絶縁膜、11……ゲート絶縁膜、12（121,12
2,…）……ゲート電極（第２層多結晶シリコン膜）、13
……絶縁膜、14……絶縁膜、16……n-型層、17……ビッ
ト線、21……第１のマスク、211……SiO2膜、212……Si
3N4膜、213……SiO2膜、22……SiO2膜、23……Si3N4膜
（第２のマスク）、1s……ｐ型シリコン基板、２……酸
化膜、541,542……p-型層あるいはp-ウェル層、543……
n-ウェル層、68……ゲート電極、2,52……絶縁層（酸化
膜）、61……溝底部の絶縁膜。
Claims (6)
- 【請求項１】基板上を縦横に走る溝により分離された複
数の半導体柱状突起がマトリックス状に配列され、各柱
状突起の下部側面にMOSキャパシタ、上部側面にMOSFET
が形成されると共に、前記各柱状突起の上端面に各MOSF
ETのソースまたはドレインの拡散層が形成され、これに
ビット線が接続された半導体記憶装置において、 前記各柱状突起は前記基板中に埋め込み形成された絶縁
層の上に形成されると共に、 前記各柱状突起は、前記MOSFETが形成された上部と、MO
Sキャパシタが形成された下部の間に段差を有し、その
下部全面に記憶ノードとなる半導体層が形成され、この
記憶ノードとなる半導体層は、少なくとも前記柱状突起
の上部側面位置まで形成されていることを特徴とする半
導体記憶装置。 - 【請求項２】前記各柱状突起毎に１つのメモリセルが形
成され、MOSFETが前記柱状突起の上部側壁に形成されて
なることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記埋め込み形成された絶縁層は表面に絶
縁膜を有する半導体基板の張り合わせによって設けられ
てなることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項４】前記ビット線は、前記柱状突起に自己整合
的にコンタクトしていることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項５】基板上を縦横に走る溝を配設し、この溝に
より分離される複数の半導体柱状突起をマトリックス状
に配列し、各柱状突起の下部側面にMOSキャパシタ、上
部側面にMOSFETを形成する共に、前記各柱状突起の上端
面に各MOSFETのソースまたはドレインの拡散層を形成
し、これにビット線を接続した半導体記憶装置の製造方
法であって、 少なくとも１つの表面に絶縁膜を形成した第１の基板と
第２の基板とを張り合わせ技術を用いて酸化膜を内側に
挟むようにして接合し、接合ウェハを形成する工程と、 この接合ウェハを出発材料とし、前記酸化膜をエッチン
グストッパとして第１の基板側から異方性エッチングに
より縦横に溝を形成し、この溝によ利分離される複数の
半導体柱状突起を形成する工程と、 各半導体柱状突起の下部にMOSキャパシタ、上部にMOSFE
Tを形成する工程と、 このMOSFETのソースまたはドレインにビット線を接続す
る工程とを含むようにしたことを特徴とする半導体記憶
装置の製造方法。 - 【請求項６】前記接合ウェハを製造する工程は、各表面
に絶縁膜を形成した第１の基板と第２の基板とを張り合
わせ技術を用いて酸化膜を内側に挟むようにして接合
し、接合ウェハを形成する工程であることを特徴とする
請求項５記載の半導体記憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075610A JP2659991B2 (ja) | 1988-03-29 | 1988-03-29 | 半導体記憶装置およびその製造方法 |
| EP89302482A EP0333426B1 (en) | 1988-03-15 | 1989-03-14 | Dynamic RAM |
| DE68926793T DE68926793T2 (de) | 1988-03-15 | 1989-03-14 | Dynamischer RAM |
| KR1019890003190A KR920006260B1 (ko) | 1988-03-15 | 1989-03-15 | 다이나믹형 반도체기억장치와 그 제조방법 |
| US07/323,752 US5072269A (en) | 1988-03-15 | 1989-03-15 | Dynamic ram and method of manufacturing the same |
| US07/670,861 US5155059A (en) | 1988-03-15 | 1991-03-18 | Method of manufacturing dynamic RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075610A JP2659991B2 (ja) | 1988-03-29 | 1988-03-29 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248558A JPH01248558A (ja) | 1989-10-04 |
| JP2659991B2 true JP2659991B2 (ja) | 1997-09-30 |
Family
ID=13581151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63075610A Expired - Lifetime JP2659991B2 (ja) | 1988-03-15 | 1988-03-29 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659991B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2003133437A (ja) * | 2001-10-24 | 2003-05-09 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2606857B2 (ja) * | 1987-12-10 | 1997-05-07 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
-
1988
- 1988-03-29 JP JP63075610A patent/JP2659991B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01248558A (ja) | 1989-10-04 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |