JP2846306B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
わり、特にダイナミック型ＲＡＭ（ＤＲＡＭ）のセル構
造およびその製造方法に関する。

【０００２】

【従来の技術】一個のＭＯＳトランジスタと一個のキャ
パシタによりメモリセルを構成するいわゆるＭＯＳ型Ｄ
ＲＡＭは高集積化の一途を辿っている高集積化に伴って
情報を記憶するキャパシタの面積が減少し、従って蓄積
される電荷量が減少する。この結果、メモリ内容が破壊
されるといった問題（ソフトエラー）が生じている。

【０００３】このような問題を解決するため、多結晶シ
リコン等で形成されたストレージ・ノードをシリコン基
板上に形成し、キャパシタの占有面積を拡大してキャパ
シタの容量を増やし、蓄積される電荷量を増大させる方
法が提案されている。

【０００４】第１３図（ａ）、（ｂ）、（ｃ）は、その
ようなＤＲＡＭの一例を示す平面図とそのＡ−Ａ´断面
図、Ｂ−Ｂ´断面図である。図では隣接する２ビット分
を示している。１０１はｐ型Ｓｉ基板である、１０５は
素子分離絶縁膜である。Ｓｉ基板１０１上にストレージ
・コンタクト１１２を介して、例えば多結晶シリコンを
用いてストレージ・ノード電極１１３が形成されてい
る。ＭＯＳキャパシタは、このストレージ・ノード電極
１１３の表面にキャパシタ絶縁膜１１４を介してプレー
ト電極１１５を堆積することによって得られる。またキ
ャパシタ領域に隣接する位置にＭＯＳトランジスタが形
成されている。即ち、ゲート絶縁膜１０９を介してゲー
ト電極１１０が形成され、このゲート電極をマスクとし
て不純物をイオン注入して、ソース、ドレイン拡散層で
あるｎ型層１０７が形成されている。この様なセルをス
タックト・キャパシタ・セルと呼ぶ。

【０００５】このスタックト・キャパシタ・セルは、ス
トレージ・ノード電極１１３を素子分離領域１０５の上
まで拡大でき、また、ストレージ・ノード電極１１３の
段差１１３´を利用できることから、キャパシタ容量を
プレーナ構造のＤＲＡＭより数倍以上に高めることがで
きる。これにより、メモリセル占有面積を縮小しても蓄
積電荷量の減少を防止することができる。また、さら
に、ストレージ・ノード部の拡散層は、ストレージ・ノ
ード電極１１３の下の拡散層１０７の領域だけとなり、
アルファ線により発生した電荷を収集する拡散層の面積
が極めて小さく、ソフト・エラーに強いセル構造となっ
ている。

【０００６】しかし、このセル構造では、以下に述べる
大きな欠点がある。すなわち、平坦性の悪さおよびそれ
に起因する加工の難しさでる。スタックト・キャパシタ
・セルの電極数に注目すると、電荷をストレージ・ノー
ド電極１１３に蓄えるため、通常のシリコン基板上に蓄
える平面セルに比較して電極数が１層多くなる。そのた
め、上の層になる程、下地の平坦精が悪く、フォトリソ
グラフィーやエッチングにおける加工が難しくなり、各
電極のオープン不良やショート不良が多発してしまう。

【０００７】即ち、ストレージ・ノード電極１１３、キ
ャパシタ絶縁膜１１４、プレート電極１１５の段差によ
り層間絶縁膜１１６の上面と基板とのレベル差が大きく
なり、ビット線の加工が難しくなる。またビット線金属
の被覆性についても好ましくない。殊に高集積化を図る
場合、ストレージ・ノード電極１１３の面積が小さくな
るのでキャパシタ容量を一定に保つためストレージ・ノ
ード電極１１３の膜厚を厚くし段差１１３´の容量の比
率を高める必要が生じる。こうした場合、上記問題はよ
り顕著になる。また、プレート電極１１５の加工につい
ても、ビット線１１８と基板をコンタクトさせるために
ストレージ・ノード電極１１３のエッジとビット線コン
タクト１１７の間でプレート電極１１５を加工する必要
があり寸法的に余裕がなく高集積化に不利であり、また
下地の段差が大きいためプレート電極１１５の加工も難
しい。

【０００８】

【発明が解決しようとする課題】以上のように、従来の
スタック・キャパシタ・セル構造を持つＤＲＡＭでは、
平坦性が悪く、加工が難しいこと等により、高集積化が
困難であった。

【０００９】本発明は、この様な問題点を解決したＤＲ
ＡＭとその製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明のメモリセルで
は、ＭＯＳトランジスタのソース、ドレインいずれか一
方の拡散層は記憶された電荷を取り出すためのビット線
に接続されている。前記ビット線は前記ＭＯＳトランジ
スタの上部に形成されている。キャパシタは、半導体基
板上に形成された第一のキャパシタ電極と、この電極に
重ねてその表面に絶縁膜を介して形成された第二のキャ
パシタ電極から構成され、前記第一のキャパシタ電極は
前記ＭＯＳトランジスタの前記ビット線が接続されてい
ない側の拡散層に接続されており、しかも前記第一のキ
ャパシタ電極は前記ビット線の上部に形成されている。

【００１１】このようなメモリセル構造を得る本発明の
方法は、素子分離された各メモリセル領域の基板表面に
ゲート絶縁膜を介してゲート電極を形成する。次に、前
記ゲート電極をマスクとして不純物をドープしてソー
ス、ドレインの拡散層を形成し、前記ソース、ドレイン
の一方の拡散層に接続されたビット線を形成する。そし
て、第一のキャパシタ電極を前記ソース、ドレインのう
ちビット線に接続されていない方の拡散層に接続し、し
かも前記ビット線の上部に形成する。そして、該キャパ
シタ電極の表面に絶縁膜を介して第二のキャパシタ電極
を形成する。

【００１２】本発明のメモリセル構造を用いると、ビッ
ト線形成時にはその下層の配線はゲート電極のみのた
め、平坦性は良好であり加工は容易である。また、第二
のキャパシタ電極は、ビット線コンタクトのための窓明
けが必要ない。このため、第一のキャパシタ電極を厚く
しても、ビット線および第二のキャパシタ電極の加工は
影響を受けない。

【００１３】このように本発明のメモリセル構造を用い
ることによりスタックト・キャパシタ・セルの欠点であ
る平坦性の悪さ及びそれに起因する加工の難しさを解決
することができる。

【００１４】

【発明の実施の形態】以下、本発明の実施例を説明す
る。

【００１５】第１図（ａ），（ｂ），（ｃ），（ｄ）
は、一実施例のＤＲＡＭのビット線方向に隣接する２ビ
ット分を示す平面図（ａ）と、そのＡ−Ａ´断面図
（ｂ），Ｂ−Ｂ´断面図（ｃ）およびＣ−Ｃ´断面図
（ｄ）である。

【００１６】ｐ型シリコン基板１の素子分離絶縁膜２で
分離されたメモリセル内に、ゲート絶縁膜３を介してゲ
ート電極４によりＭＯＳトランジスタが形成されてい
る。ビット線１０はビット線コンタクト９によりｐａｄ
電極７に接続されている。ｐａｄ電極７はｎ型拡散層に
接続されている。ストレージ・ノード電極１３はビット
線１０および層間絶縁膜１１の上に位置し、ストレージ
・ノード・コンタクト１２によりｐａｄ電極７に接続さ
れている。そのためキャパシタ容量としてストレージ・
ノード電極１３の側面を利用するために膜厚を厚くした
場合でもビット線の加工は影響を受けない。ストレージ
・ノード電極１３の上にはキャパシタ絶縁膜１４および
キャパシタ電極１５が形成されている。キャパシタ電極
１５はビット線１０の上部に存在するため、キャパシタ
電極１５にビット線コンタクトを形成するための窓明け
の加工をする必要がない。このためキャパシタ電極の加
工はメモリセル内については必要ない。

【００１７】第２図〜第８図は、第１図の実施例の製造
工程を示す平面図（ａ）とＡ−Ａ´断面図（ｂ），Ｂ−
Ｂ´断面図（ｃ）およびＣ−Ｃ´断面図（ｄ）である。
これらの図面を用いて、具体的にその製造工程を説明す
る。（ｂ）図における太線は各工程で付加されるパター
ンを示している。

【００１８】まず、第２図に示すように比抵抗５オーム
・ｃｍ程度のｐ型Ｓｉ基板１に、５０ｎｍ厚の酸化膜１
７を形成し、シリコン窒化膜１８をパターニングし、こ
れをマスクにボロンを注入しチャンネルストッパ不純物
層１６を形成する。

【００１９】次に、第３図に示すように、選択酸化法に
より例えば厚さ７００ｎｍのシリコン酸化膜により素子
分離絶縁膜２を形成する。この時の酸化により、チャン
ネル・ストッパ不純物層１６は、素子分離絶縁膜の下お
よび横方向に拡散する。この素子分離形成法は、一例で
あって、他の素子分離形成法を用いてもかまわない。

【００２０】次に、第４図に示すように、ゲート絶縁膜
３を例えば熱酸化により１０ｎｍ厚程度形成し、多結晶
シリコンを２００ｎｍ厚程度全面に堆積し、さらに、Ｃ
ＶＤ法等により、２００ｎｍ厚程度の層間絶縁膜６を全
面に堆積する。そして反応性イオンエッチングにより、
ゲート電極４および層間絶縁膜６をパターニングする。
このゲート電極４および層間絶縁膜６をマスクに全面に
例えばヒ素またはリンのイオン注入を行い、ｎ型層５を
形成する。この拡散層の深さは、例えば１５０ｎｍ程度
になる。その後、ＣＶＤ法等により１００ｎｍ厚程度の
層間絶縁膜６´を全面に堆積し、反応性イオンエッチン
グ技術により全面をエッチングしてゲート電極４の側面
に層間絶縁膜６´を自己整合して残置する。

【００２１】次に、第５図に示すように、全面に多結晶
シリコンを５０ｎｍ厚程度堆積し、ヒ素またはリンのイ
オン注入またはリン拡散等により、ドーピングをした後
に、反応性イオンエッチングにより、パッド電極７を加
工する。

【００２２】次に、第６図に示すように、全面に層間絶
縁膜８を３００ｎｍ厚程度堆積しビット線コンタクト９
を反応性イオンエッチングにより開口する。層間絶縁膜
は、例えばＣＶＤＳｉＯ２膜を１０ｎｍ、そしてＢＰＳ
Ｇ膜を３５０ｎｍ、更にＰＳＧ膜を２５０ｎｍの厚さ堆
積し、９００℃でＰＳＧ，ＢＰＳＧ膜をメルトし、フッ
化アンモニウム液でＰＳＧ膜と、表層部のＢＰＳＧ膜を
エッチングして得る。開口後さらに、例えばＣＶＤ法に
より多結晶シリコン、次いでスパッタ法やＥＢ蒸着法に
よりモリブデンシリサイドを全面に堆積し、反応性イオ
ンエッチングにより両者をエッチングしてビット線１０
をパターニングする。基板段差がさほど大きくないので
層間絶縁膜８は容易に平坦化できるのでパターニングに
問題は生じない。また、そのコンタクト段差も比較的小
さくて済むのでビット線の被覆性に問題が生じることは
ない。

【００２３】次に、第７図に示すように、全面に層間絶
縁膜１１を２００ｎｍ厚程度堆積しストレージ・ノード
・コンタクト１２を反応性イオンエッチングで開口す
る。層間絶縁膜１１は、例えばＣＶＤＳｉＯ２膜５０ｎ
ｍ，ＢＰＳＧ３００ｎｍ，ＰＳＧ２５０ｎｍとし、層間
絶縁膜８と同様にメルト，エッチングして形成する。

【００２４】次に、第８図に示すように、全面に例えば
多結晶シリコンを３００〜６００ｎｍ厚堆積し、ヒ素や
リンのイオン注入またはリン拡散等により、ドーピング
をした後、反応性イオンエッチングにより、ストレージ
・ノード電極１３を加工する。その後、ＣＶＤ法により
シリコン窒化膜を全面に厚さ１０ｎｍ程度堆積し、次に
９５０℃の水蒸気雰囲気中で３０分程度酸化し、キャパ
シタ絶縁膜１４を形成する。この例ではキャパシタ絶縁
膜１４はシリコン窒化膜とシリコン酸化膜の積層構造に
なるが、シリコン酸化膜単層や、Ｔａ２Ｏ５膜とシリコ
ン窒化膜の積層構造等、キャパシタ絶縁膜として利用で
きる他の材料でもかまわない。

【００２５】最後に、第１図に示すように、多結晶シリ
コンを全面に堆積し、ヒ素やリンのイオン注入またはリ
ン拡散等によりプレート電極１５として、セル部の基本
構造が完成する。プレート電極１５はメモリセルアレイ
に対し共通電極として形成でき、ビット線コンタクトの
ための開口は不要となる。

【００２６】本実施例において、ストレージ・ノード電
極１３およびプレート電極１５には多結晶シリコンを用
いたが、他の材料（例えばＷなど）を用いてもよい。

【００２７】第９図から第１２図は、本発明の他の実施
例のＤＲＡＭビット線方向に隣接する２ビット分を示す
平面図（ａ）と、そのＡ−Ａ´断面図（ｂ）、Ｂ−Ｂ´
断面図（ｃ）およびＣ−Ｃ´断面図（ｄ）である。

【００２８】まず、第９図の実施例について説明する。
第１図の実施例では、各ビット線１０はワード線方向に
並ぶメモリセル間の素子分離絶縁膜２上にワード線と垂
直方向に配設され、ビット線間隔を確保するためストレ
ージ・ノードとは反対側のＭＯＳ拡散層から素子分離絶
縁膜２上に延在して設けられたパッド電極７にコンタク
トしている。第９図では、ビット線１０を素子領域上に
形成する。この場合、ストレージ・ノード・コンタクト
１２を形成するための窓明けをビット線１０にする。

【００２９】次に、第１０図の実施例について説明す
る。第１図の実施例においては、ビット線１０及びスト
レージ・ノード電極１３は、上述したように一旦パッド
電極７に接続され、パッド電極７がｎ型拡散層５に接続
されている。これは、主に、素子分離絶縁膜上に形成さ
れたビット線１０とｎ型拡散層５とを接続するためであ
る。しかし、この場合、電極数が一層増加する。そこ
で、第１０図に示すように、ビット線コンタクト部のｎ
型拡散層５を素子分離領域に張り出させる（太線）こと
により、パッド電極７を用いずにビット線とｎ型拡散層
を接続することができる。

【００３０】次に、第１１図の実施例について説明す
る。第１図の実施例においてはストレージ・ノード電極
１３は長方形の平面図とそれを囲む側面部からなる、単
純な直方体である。第１１図の実施例においては、スト
レージ・ノード電極１３を一旦直方体に加工した後に、
その中央部にワード線方向にストレージ・ノード電極１
４を横切る溝を形成する。この様な加工をすることによ
り、ストレージ・ノード電極１３の表面積を増大させ、
キャパシタ容量をより増大させることができる。ストレ
ージ・ノード電極１３の上部にはプレート電極１５が存
在するが、本実施例においては、ストレージ・ノード電
極１３を溝型に加工しているが、中央部に凹部を設ける
等その他の形に加工してもよい。

【００３１】次に、第１２図の実施例について説明す
る。第１図の実施例では、素子分離絶縁膜として、選択
酸化法により形成されたフィールド絶縁膜を用いた。し
かし、素子分離はこの手段に限る必要はない。第１２図
は、Ｓｉ基板に溝１９を形成した後、ＣＶＤ形成した素
子分離絶縁膜２´を埋め込んだ、トレンチ型の素子分離
を用いた実施例を示している。素子分離絶縁膜として
は、シリコン酸化膜、または、ノンドープ多結晶シリコ
ン膜等を用いる。

【００３２】なお、同図においては、溝１９にテーパー
がついているが垂直でもよい。

【００３３】以上、本発明の実施例は、その他、その主
旨を逸脱しない範囲で種種変形して実施することができ
る。

【００３４】例えば、上記実施例ではワード線に多結晶
シリコンを用いた。そこで、低抵抗化のためにプレート
電極上層にＡｌを配設し、ワード線と所定間隔、例えば
３２セル毎にコンタクトさせてシャントするようにして
もよい。また、上述した実施例では層間絶縁膜８，１１
はメルトにより平坦化したが、バイアススパッタ等によ
り平坦に被着してもよいし、特に平坦化を施さないで絶
縁膜を形成するようにしてもよい。

【００３５】

【発明の効果】以上述べたように発明によるスタックト
・キャパシタ・セル構造では、ビット線がストレージ・
ノード電極の下部に形成される。従って、ビット線加工
時に存在する下地の段差はゲート電極のみであるため加
工が容易である。またプレート電極に関しては、その下
部にビット線が形成されているため、ビット線コンタク
トのための窓明けが必要ない。よって、メモリセル内に
おいて本質的に加工の必要がない。また、ビット線コン
タクトがすでに形成されているためストレージ・ノード
電極をビット線コンタクト上にまで広げることができ、
キャパシタ容量を増大できるという効果もある。さら
に、キャパシタ絶縁膜として高誘電体膜の適応を考えた
場合、膜形成後の熱工程は、できるだけ減らす必要があ
る。本発明の構造においてはキャパシタ絶縁膜形成後の
工程はプレート電極の形成だけのため熱工程は少なく、
高誘電体膜への適応も容易である。

【図面の簡単な説明】

【図１】本発明の一実施形態のＤＲＡＭの隣接する２ビ
ット分断面図を示す。

【図２】本発明の第一の実施形態のＤＲＡＭの製造工程
例を説明するための図である。

【図３】本発明の第一の実施形態のＤＲＡＭの製造工程
例を説明するための図である。

【図４】本発明の第一の実施形態のＤＲＡＭの製造工程
例を説明するための図である。

【図５】本発明の第一の実施形態のＤＲＡＭの製造工程
例を説明するための図である。

【図６】本発明の第一の実施形態のＤＲＡＭの製造工程
例を説明するための図である。

【図７】本発明の第一の実施形態のＤＲＡＭの製造工程
例を説明するための図である。

【図８】本発明の第一の実施形態のＤＲＡＭの製造工程
例を説明するための図である。

【図９】本発明の第二の実施形態のＤＲＡＭの製造工程
例を説明するための図である。

【図１０】本発明の第二の実施形態のＤＲＡＭの製造工
程例を説明するための図である。

【図１１】本発明の第二の実施形態のＤＲＡＭの製造工
程例を説明するための図である。

【図１２】本発明の第二の実施形態のＤＲＡＭの製造工
程例を説明するための図である。

【図１３】従来例を説明する図である。

【符号の説明】

１、１０１ ｐ型Ｓｉ基板 ２、２´、１０５ 素子分離絶縁膜 ３、１０９ ゲート絶縁膜 ４、１１０ ゲート電極 ５、１０７ ｎ型拡散層領域 ６、８、１１、１１１、１１６、１１９ 層間絶縁膜 ６´ ゲート電極側面の層間絶縁膜 ７ ｐａｄ電極 ９、１１７ ビット線コンタクト １０、１１８ ビット線 １２、１１２ ストレージ・ノード・コンタクト １３、１１３ ストレージ・ノード電極 １４、１１４ キャパシタ絶縁膜 １５、１１５ プレート電極 １６、１０６ チャンネル・ストッパー不純物 １１３´ ストレージ・ノード電極の段差 １７ 酸化膜 １８ シリコン窒化膜 １９ シリコン基板の溝

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−231851（ＪＰ，Ａ) 特開 昭62−145765（ＪＰ，Ａ) 特開 昭63−278363（ＪＰ，Ａ) 特開 昭63−209157（ＪＰ，Ａ) 特開 平１−175756（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】素子間分離絶縁膜で囲まれた複数の素子形
   成領域を有する半導体基板と、 前記素子形成領域に形成され、ソース又はドレインとし
   て使用する二つの拡散層及びワード線として使用するゲ
   ート電極を有するＭＯＳ型トランジスタと、 前記拡散層の他方に電気的に接続された第一の電極と、 前記第一の電極の表面に形成された絶縁膜を介して形成
   された第二の電極と、 前記拡散層の一方に電気的に接続され、前記第一の電極
   よりも下層に、かつ、前記ゲート電極よりも上層に形成
   されたビット線と、を備え、 前記ビット線のうち、前記拡散層に電気的に接続される
   部分のみが前記素子形成領域の上層に形成され、かつ、
   その他の部分が前記素子間分離領域の上層に形成されて
   いる事を特徴とする半導体記憶装置。
2. 【請求項２】前記ビット線が概略直線である事を特徴と
   する請求項１記載の半導体記憶装置。
3. 【請求項３】前記素子間分離絶縁膜は、前記半導体基板
   表面に形成された溝内に埋め込まれた絶縁膜である事を
   特徴とする請求項１記載の半導体記憶装置。
4. 【請求項４】前記ゲート電極と前記ビット線が、前記素
   子分離絶縁膜の上層で直行している事を特徴とする請求
   項１記載の半導体記憶装置。
5. 【請求項５】半導体基板にＭＯＳトランジスタとＭＯＳ
   キャパシタからなるメモリセルを配列した半導体装置の
   製造方法において、半導体基板表面に素子分離絶縁膜を
   形成する工程と、素子分離された各メモリセル領域の基
   板表面にゲート絶縁膜を介してゲート電極を形成する工
   程と、前記ゲート電極をマスクとして不純物をドープし
   てソース、ドレインの一方の領域に接続し、かつ、前記
   素子分離絶縁膜の上層にビット線を形成する工程と、第
   一のキャパシタ電極を前記ソース、ドレインのうちビッ
   ト線に接続されているない方の領域に接続し、しかも、
   前記ビット線の上部に形成する工程と、前記キャパシタ
   電極の表面に絶縁膜を介して第二のキャパシタ電極を形
   成する工程とを備えたことを特徴とする半導体記憶装置
   の製造方法。