JP2755591B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2755591B2 JP2755591B2 JP63069626A JP6962688A JP2755591B2 JP 2755591 B2 JP2755591 B2 JP 2755591B2 JP 63069626 A JP63069626 A JP 63069626A JP 6962688 A JP6962688 A JP 6962688A JP 2755591 B2 JP2755591 B2 JP 2755591B2
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- JP
- Japan
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- electrode
- insulating film
- bit line
- capacitor
- storage node
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係わり、特にダイナミック
型RAM（DRAM）のセル構造およびその製造方法に関す
る。
型RAM（DRAM）のセル構造およびその製造方法に関す
る。
（従来の技術） 一個のMOSトランジスタと一個のキャパシタによりメ
モリセルを構成するいわゆるMOS型DRAMは高集積化の一
途を辿っている高集積化に伴って情報を記憶するキャパ
シタの面積が減少し、従って蓄積される電荷量が減少す
る。この結果、メモリ内容が破壊されるといった問題
（ソフトエラー）が生じている。
モリセルを構成するいわゆるMOS型DRAMは高集積化の一
途を辿っている高集積化に伴って情報を記憶するキャパ
シタの面積が減少し、従って蓄積される電荷量が減少す
る。この結果、メモリ内容が破壊されるといった問題
（ソフトエラー）が生じている。
このような問題を解決するため、多結晶シリコン等で
形成されたストレージ・ノードをシリコン基板上に形成
し、キャパシタの占有面積を拡大してキャパシタの容量
を増やし、蓄積される電荷量を増大させる方法が提案さ
れている。
形成されたストレージ・ノードをシリコン基板上に形成
し、キャパシタの占有面積を拡大してキャパシタの容量
を増やし、蓄積される電荷量を増大させる方法が提案さ
れている。
第13図（ａ）、（ｂ）、（ｃ）は、そのようなDRAMの
一例を示す平面図とそのＡ−Ａ′断面図、Ｂ−Ｂ′断面
図である。図では隣接する２ビット分を示している。10
1はｐ型Si基板であり、105は素子分離絶縁膜である。Si
基板101上にストレージ・ノード・コンタクト112を介し
て、例えば多結晶シリコンを用いてストレージ・ノード
電極113が形成されている。MOSキャパシタは、このスト
レージ・ノード電極113の表面にキャパシタ絶縁膜114を
介してプレート電極115を堆積することによって得られ
る。またキャパシタ領域に隣接する位置にMOSトランジ
スタが形成されている。即ち、ゲート絶縁膜109を介し
てゲート電極110が形成され、このゲート電極をマスク
として不純物をイオン注入して、ソース、ドレイン拡散
層であるｎ型層107が形成されている。この様なセルを
スタックト・キャパシタ・セルと呼ぶ。
一例を示す平面図とそのＡ−Ａ′断面図、Ｂ−Ｂ′断面
図である。図では隣接する２ビット分を示している。10
1はｐ型Si基板であり、105は素子分離絶縁膜である。Si
基板101上にストレージ・ノード・コンタクト112を介し
て、例えば多結晶シリコンを用いてストレージ・ノード
電極113が形成されている。MOSキャパシタは、このスト
レージ・ノード電極113の表面にキャパシタ絶縁膜114を
介してプレート電極115を堆積することによって得られ
る。またキャパシタ領域に隣接する位置にMOSトランジ
スタが形成されている。即ち、ゲート絶縁膜109を介し
てゲート電極110が形成され、このゲート電極をマスク
として不純物をイオン注入して、ソース、ドレイン拡散
層であるｎ型層107が形成されている。この様なセルを
スタックト・キャパシタ・セルと呼ぶ。
このスタックト・キャパシタ・セルは、ストレージ・
ノード電極113を素子分離領域105の上まで拡大でき、ま
た、ストレージ・ノード電極113の段差113′を利用でき
ることから、キャパシタ容量をプレーナ構造のDRAMより
数倍以上に高めることができる。これにより、メモリセ
ル占有面積を縮小しても蓄積電荷量の減少を防止するこ
とができる。また、さらに、ストレージ・ノード部の拡
散層は、ストレージ・ノード電極113の下の拡散層107の
領域だけとなり、アルファ線により発生した電荷を収集
する拡散層の面積が極めて小さく、ソフト・エラーに強
いセル構造となっている。
ノード電極113を素子分離領域105の上まで拡大でき、ま
た、ストレージ・ノード電極113の段差113′を利用でき
ることから、キャパシタ容量をプレーナ構造のDRAMより
数倍以上に高めることができる。これにより、メモリセ
ル占有面積を縮小しても蓄積電荷量の減少を防止するこ
とができる。また、さらに、ストレージ・ノード部の拡
散層は、ストレージ・ノード電極113の下の拡散層107の
領域だけとなり、アルファ線により発生した電荷を収集
する拡散層の面積が極めて小さく、ソフト・エラーに強
いセル構造となっている。
しかし、このセル構造では、以下に述べる大きな欠点
がある。すなわち、平坦性の悪さおよびそれに起因する
加工の難しさである。スタックト・キャパシタ・セルの
電極数に注目すると、電荷をストレージ・ノード電極11
3に蓄えるため、通常のシリコン基板上に蓄える平面セ
ルに比較して電極数が１層多くなる。そのため、上の層
になる程、下地の平坦性が悪く、フォトリソグラフィー
やエッチングにおける加工が難しくなり、各電極のオー
プン不良やショート不良が多発してしまう。
がある。すなわち、平坦性の悪さおよびそれに起因する
加工の難しさである。スタックト・キャパシタ・セルの
電極数に注目すると、電荷をストレージ・ノード電極11
3に蓄えるため、通常のシリコン基板上に蓄える平面セ
ルに比較して電極数が１層多くなる。そのため、上の層
になる程、下地の平坦性が悪く、フォトリソグラフィー
やエッチングにおける加工が難しくなり、各電極のオー
プン不良やショート不良が多発してしまう。
即ち、ストレージ・ノード電極113、キャパシタ絶縁
膜114、プレート電極115の段差により層間絶縁膜116の
上面と基板とのレベル差が大きくなり、ビット線の加工
が難しくなる。またビット線金属の被覆性についても好
ましくない。殊に高集積化を図る場合、ストレージ・ノ
ード電極113の面積が小さくなるのでキャパシタ容量を
一定に保つためストレージ・ノード電極113の膜厚を厚
くし段差113′の容量の比率を高める必要が生じる。こ
うした場合、上記問題はより顕著になる。また、プレー
ト電極115の加工についても、ビット線118と基板をコン
タクトさせるためにストレージ・ノード電極113のエッ
ジとビット線コンタクト117の間でプレート電極115を加
工する必要があり寸法的に余裕がなく高集積化に不利で
あり、また下地の段差が大きいためプレート電極115の
加工も難しい。
膜114、プレート電極115の段差により層間絶縁膜116の
上面と基板とのレベル差が大きくなり、ビット線の加工
が難しくなる。またビット線金属の被覆性についても好
ましくない。殊に高集積化を図る場合、ストレージ・ノ
ード電極113の面積が小さくなるのでキャパシタ容量を
一定に保つためストレージ・ノード電極113の膜厚を厚
くし段差113′の容量の比率を高める必要が生じる。こ
うした場合、上記問題はより顕著になる。また、プレー
ト電極115の加工についても、ビット線118と基板をコン
タクトさせるためにストレージ・ノード電極113のエッ
ジとビット線コンタクト117の間でプレート電極115を加
工する必要があり寸法的に余裕がなく高集積化に不利で
あり、また下地の段差が大きいためプレート電極115の
加工も難しい。
（発明が解決しようとする課題） 以上のように、従来のスタック・キャパシタ・セル構
造を持つDRAMでは、平坦性が悪く、加工が難しいこと等
により、高集積化が困難であった。
造を持つDRAMでは、平坦性が悪く、加工が難しいこと等
により、高集積化が困難であった。
本発明は、この様な問題点を解決したDRAMとその製造
方法を提供することを目的とする。
方法を提供することを目的とする。
（課題を解決するための手段） 本発明のメモリセルでは、MOSトランジスタのソー
ス、ドレインいずれか一方の拡散層は記憶された電荷を
取り出すためのビット線に接続されている。前記ビット
線は前記MOSトランジスタの上部に形成されている。キ
ャパシタは、半導体基板上に形成された第一のキャパシ
タ電極と、この電極に重ねてその表面に絶縁膜を介して
形成された第二のキャパシタ電極から構成され、前記第
一のキャパシタ電極は前記MOSトランジスタの前記ビッ
ト線が接続されていない側の拡散層に接続されており、
しかも前記第一のキャパシタ電極は前記ビット線の上部
に形成されている。
ス、ドレインいずれか一方の拡散層は記憶された電荷を
取り出すためのビット線に接続されている。前記ビット
線は前記MOSトランジスタの上部に形成されている。キ
ャパシタは、半導体基板上に形成された第一のキャパシ
タ電極と、この電極に重ねてその表面に絶縁膜を介して
形成された第二のキャパシタ電極から構成され、前記第
一のキャパシタ電極は前記MOSトランジスタの前記ビッ
ト線が接続されていない側の拡散層に接続されており、
しかも前記第一のキャパシタ電極は前記ビット線の上部
に形成されている。
このようなメモリセル構造を得る本発明の方法は、素
子分離された各メモリセル領域の基板表面にゲート絶縁
膜を介してゲート電極を形成する。次に、前記ゲート電
極をマスクとして不純物をドープしてソース、ドレイン
の拡散層を形成し、前記ソース、ドレインの一方の拡散
層に接続されたビット線を形成する。そして、第一のキ
ャパシタ電極を前記ソース、ドレインのうちビット線に
接続されていない方の拡散層に接続し、しかも前記ビッ
ト線の上部に形成する。そして、該キャパシタ電極の表
面に絶縁膜を介して第二のキャパシタ電極を形成する。
子分離された各メモリセル領域の基板表面にゲート絶縁
膜を介してゲート電極を形成する。次に、前記ゲート電
極をマスクとして不純物をドープしてソース、ドレイン
の拡散層を形成し、前記ソース、ドレインの一方の拡散
層に接続されたビット線を形成する。そして、第一のキ
ャパシタ電極を前記ソース、ドレインのうちビット線に
接続されていない方の拡散層に接続し、しかも前記ビッ
ト線の上部に形成する。そして、該キャパシタ電極の表
面に絶縁膜を介して第二のキャパシタ電極を形成する。
（作用） 本発明のメモリセル構造を用いると、ビット線形成時
にはその下層の配線はゲート電極のみのため、平坦性は
良好であり加工は容易である。また、第二のキャパシタ
電極は、ビット線コンタクトのための窓明けが必要な
い。このため、第一のキャパシタ電極を厚くしても、ビ
ット線および第二のキャパシタ電極の加工は影響を受け
ない。
にはその下層の配線はゲート電極のみのため、平坦性は
良好であり加工は容易である。また、第二のキャパシタ
電極は、ビット線コンタクトのための窓明けが必要な
い。このため、第一のキャパシタ電極を厚くしても、ビ
ット線および第二のキャパシタ電極の加工は影響を受け
ない。
このように本発明のメモリセル構造を用いることによ
りスタックト・キャパシタ・セルの欠点である平坦性の
悪さ及びそれに起因する加工の難しさを解決することが
できる。
りスタックト・キャパシタ・セルの欠点である平坦性の
悪さ及びそれに起因する加工の難しさを解決することが
できる。
（実施例） 以下、本発明の実施例を説明する。
第１図（ａ）、（ｂ）、（ｃ）、（ｄ）は、一実施例
のDRAMのビット線方向に隣接する２ビット分を示す平面
図（ａ）と、そのＡ−Ａ′断面図（ｂ）,B−Ｂ′断面図
（ｃ）およびＣ−Ｃ′断面図（ｄ）である。
のDRAMのビット線方向に隣接する２ビット分を示す平面
図（ａ）と、そのＡ−Ａ′断面図（ｂ）,B−Ｂ′断面図
（ｃ）およびＣ−Ｃ′断面図（ｄ）である。
ｐ型シリコン基板１の素子分離絶縁膜２で分離された
メモリセル内に、ゲート絶縁膜３を介してゲート電極４
によりMOSトランジスタが形成されている。ビット線10
はビット線コンタクト９によりpad電極７に接続されて
いる。pad電極７はｎ型拡散層に接続されている。スト
レージ・ノード電極13はビット線10および層間絶縁膜11
の上に位置し、ストレージ・ノード・コンタクト12によ
りpad電極７に接続されている。そのためキャパシタ容
量としてストレージ・ノード電極13の側面を利用するた
めに膜厚を厚くした場合でもビット線の加工は影響を受
けない。ストレージ・ノード電極13の上にはキャパシタ
絶縁膜14およびキャパシタ電極15が形成されている。キ
ャパシタ電極15はビット線10の上部に存在するため、キ
ャパシタ電極15にビット線コンタクトを形成するための
窓明けの加工をする必要がない。このためキャパシタ電
極の加工はメモリセル内については必要ない。
メモリセル内に、ゲート絶縁膜３を介してゲート電極４
によりMOSトランジスタが形成されている。ビット線10
はビット線コンタクト９によりpad電極７に接続されて
いる。pad電極７はｎ型拡散層に接続されている。スト
レージ・ノード電極13はビット線10および層間絶縁膜11
の上に位置し、ストレージ・ノード・コンタクト12によ
りpad電極７に接続されている。そのためキャパシタ容
量としてストレージ・ノード電極13の側面を利用するた
めに膜厚を厚くした場合でもビット線の加工は影響を受
けない。ストレージ・ノード電極13の上にはキャパシタ
絶縁膜14およびキャパシタ電極15が形成されている。キ
ャパシタ電極15はビット線10の上部に存在するため、キ
ャパシタ電極15にビット線コンタクトを形成するための
窓明けの加工をする必要がない。このためキャパシタ電
極の加工はメモリセル内については必要ない。
第２図〜第８図は、第１図の実施例の製造工程を示す
平面図（ａ）とＡ−Ａ′断面図（ｂ）、Ｂ−Ｂ′断面図
（ｃ）およびＣ−Ｃ′断面図（ｄ）である。これらの図
面を用いて、具体的にその製造工程を説明する。（ｂ）
図における太線は各工程で付加されるパターンを示して
いる。
平面図（ａ）とＡ−Ａ′断面図（ｂ）、Ｂ−Ｂ′断面図
（ｃ）およびＣ−Ｃ′断面図（ｄ）である。これらの図
面を用いて、具体的にその製造工程を説明する。（ｂ）
図における太線は各工程で付加されるパターンを示して
いる。
まず、第２図に示すように比抵抗５オーム・cm程度の
ｐ型Si基板１に、50nm厚の酸化膜17を形成し、シリコン
窒化膜18をパターニングし、これをマスクにボロンを注
入しチャンネルストッパ不純物層16を形成する。
ｐ型Si基板１に、50nm厚の酸化膜17を形成し、シリコン
窒化膜18をパターニングし、これをマスクにボロンを注
入しチャンネルストッパ不純物層16を形成する。
次に、第３図に示すように、選択酸化法により例えば
厚さ700nmのシリコン酸化膜により素子分離絶縁膜２を
形成する。この時の酸化により、チャンネル・ストッパ
不純物層16は、素子分離絶縁膜の下および横方向に拡散
する。この素子分離形成法は、一例であって、他の素子
分離形成法を用いてもかまわない。
厚さ700nmのシリコン酸化膜により素子分離絶縁膜２を
形成する。この時の酸化により、チャンネル・ストッパ
不純物層16は、素子分離絶縁膜の下および横方向に拡散
する。この素子分離形成法は、一例であって、他の素子
分離形成法を用いてもかまわない。
次に、第４図に示すように、ゲート絶縁膜３を例えば
熱酸化により10nm厚程度形成し、多結晶シリコンを200n
m厚程度全面に堆積し、さらに、CVD法等により、200nm
厚程度の層間絶縁膜６を全面に堆積する。そして反応性
イオンエッチングにより、ゲート電極４および層間絶縁
膜６をパターニングする。このゲート電極４および層間
絶縁膜６をマスクに全面に例えばヒ素またはリンのイオ
ン注入を行い、ｎ型層５を形成する。この拡散層の深さ
は、例えば150nm程度になる。その後、CVD法等により10
0nm厚程度の層間絶縁膜６′を全面に堆積し、反応性イ
オンエッチング技術により全面をエッチングしてゲート
電極４の側面に層間絶縁膜６′を自己整合して残置す
る。
熱酸化により10nm厚程度形成し、多結晶シリコンを200n
m厚程度全面に堆積し、さらに、CVD法等により、200nm
厚程度の層間絶縁膜６を全面に堆積する。そして反応性
イオンエッチングにより、ゲート電極４および層間絶縁
膜６をパターニングする。このゲート電極４および層間
絶縁膜６をマスクに全面に例えばヒ素またはリンのイオ
ン注入を行い、ｎ型層５を形成する。この拡散層の深さ
は、例えば150nm程度になる。その後、CVD法等により10
0nm厚程度の層間絶縁膜６′を全面に堆積し、反応性イ
オンエッチング技術により全面をエッチングしてゲート
電極４の側面に層間絶縁膜６′を自己整合して残置す
る。
次に、第５図に示すように、全面に多結晶シリコンを
50nm厚程度堆積し、ヒ素またはリンのイオン注入または
リン拡散等により、ドーピングをした後に、反応性イオ
ンエッチングにより、パッド電極７を加工する。
50nm厚程度堆積し、ヒ素またはリンのイオン注入または
リン拡散等により、ドーピングをした後に、反応性イオ
ンエッチングにより、パッド電極７を加工する。
次に、第６図に示すように、全面に層間絶縁膜８を30
0nm厚程度堆積しビット線コンタクト９を反応性イオン
エッチングにより開口する。層間絶縁膜は、例えばCVD
SiO2膜を10nm、そしてBPSG膜を350nm、更にPSG膜を250n
mの厚さ堆積し、900℃でPSG,BPSG膜をメルトし、フッ化
アンモニウム液でPSG膜と、表層部のBPSG膜をエッチン
グして得る。開口後さらに、例えばCVD法により多結晶
シリコン、次いでスパッタ法やEB蒸着法によりモリブデ
ンシリサイドを全面に堆積し、反応性イオンエッチング
により両者をエッチングしてビット線10をパターニング
する。基板段差がさほど大きくないので層間絶縁膜８は
容易に平坦化できるのでパターニングに問題は生じな
い。また、そのコンタクト段差も比較的小さくて済むの
でビット線の被覆性に問題が生じることはない。
0nm厚程度堆積しビット線コンタクト９を反応性イオン
エッチングにより開口する。層間絶縁膜は、例えばCVD
SiO2膜を10nm、そしてBPSG膜を350nm、更にPSG膜を250n
mの厚さ堆積し、900℃でPSG,BPSG膜をメルトし、フッ化
アンモニウム液でPSG膜と、表層部のBPSG膜をエッチン
グして得る。開口後さらに、例えばCVD法により多結晶
シリコン、次いでスパッタ法やEB蒸着法によりモリブデ
ンシリサイドを全面に堆積し、反応性イオンエッチング
により両者をエッチングしてビット線10をパターニング
する。基板段差がさほど大きくないので層間絶縁膜８は
容易に平坦化できるのでパターニングに問題は生じな
い。また、そのコンタクト段差も比較的小さくて済むの
でビット線の被覆性に問題が生じることはない。
次に、第７図に示すように、全面に層間絶縁膜11を20
0nm厚程度堆積しストレージ・ノード・コンタクト12を
反応性イオンエッチングで開口する。層間絶縁膜11は、
例えばCVD SiO2膜50nm,BPSG 300nm,PSG 250nmとし、層
間絶縁膜８と同様にメルト，エッチングして形成する。
0nm厚程度堆積しストレージ・ノード・コンタクト12を
反応性イオンエッチングで開口する。層間絶縁膜11は、
例えばCVD SiO2膜50nm,BPSG 300nm,PSG 250nmとし、層
間絶縁膜８と同様にメルト，エッチングして形成する。
次に、第８図に示すように、全面に例えば多結晶シリ
コン300〜600nm厚堆積し、ヒ素やリンのイオン注入また
はリン拡散等により、ドーピングをした後、反応性イオ
ンエッチングにより、ストレージ・ノード電極13を加工
する。その後、CVD法によりシリコン窒化膜を全面に厚
さ10nm程度堆積し、次に950℃の水蒸気雰囲気中で30分
程度酸化し、キャパシタ絶縁膜14を形成する。この例で
はキャパシタ絶縁膜14はシリコン窒化膜とシリコン酸化
膜の積層構造になるが、シリコン酸化膜単層や、Ta2O5
膜とシリコン窒化膜の積層構造等、キャパシタ絶縁膜と
して利用できる他の材料でもかまわない。
コン300〜600nm厚堆積し、ヒ素やリンのイオン注入また
はリン拡散等により、ドーピングをした後、反応性イオ
ンエッチングにより、ストレージ・ノード電極13を加工
する。その後、CVD法によりシリコン窒化膜を全面に厚
さ10nm程度堆積し、次に950℃の水蒸気雰囲気中で30分
程度酸化し、キャパシタ絶縁膜14を形成する。この例で
はキャパシタ絶縁膜14はシリコン窒化膜とシリコン酸化
膜の積層構造になるが、シリコン酸化膜単層や、Ta2O5
膜とシリコン窒化膜の積層構造等、キャパシタ絶縁膜と
して利用できる他の材料でもかまわない。
最後に、第１図に示すように、多結晶シリコンを全面
に堆積し、ヒ素やリンのイオン注入またはリン拡散等に
よりプレート電極15として、セル部の基本構造が完成す
る。プレート電極15はメモリセルアレイに対し共通電極
として形成でき、ビット線コンタクトのための開口は不
要となる。
に堆積し、ヒ素やリンのイオン注入またはリン拡散等に
よりプレート電極15として、セル部の基本構造が完成す
る。プレート電極15はメモリセルアレイに対し共通電極
として形成でき、ビット線コンタクトのための開口は不
要となる。
本実施例においては、ストレージ・ノード電極13およ
びプレート電極15には多結晶シリコンを用いたが、他の
材料（例えばＷなど）を用いてもよい。
びプレート電極15には多結晶シリコンを用いたが、他の
材料（例えばＷなど）を用いてもよい。
第９図〜第12図は、本発明の他の実施例のDRAMのビッ
ト線方向に隣接する２ビット分を示す平面図（ａ）と、
そのＡ−Ａ′断面図（ｂ）、Ｂ−Ｂ′断面図（ｃ）およ
びＣ−Ｃ′断面図（ｄ）である。
ト線方向に隣接する２ビット分を示す平面図（ａ）と、
そのＡ−Ａ′断面図（ｂ）、Ｂ−Ｂ′断面図（ｃ）およ
びＣ−Ｃ′断面図（ｄ）である。
まず、第９図の実施例について説明する。第１図の実
施例では、各ビット線10はワード線方向に並ぶメモリセ
ル間の素子分離絶縁膜２上にワード線と垂直方向に配設
され、ビット線間隔を確保するためストレージ・ノード
とは反対側のMOS拡散層から素子分離絶縁膜２上に延在
して設けられたパッド電極７にコンタクトしている。第
９図では、ビット線10を素子領域上に形成する。この場
合、ストレージ・ノード・コンタクト12を形成するため
の窓明けをビット線10にする。
施例では、各ビット線10はワード線方向に並ぶメモリセ
ル間の素子分離絶縁膜２上にワード線と垂直方向に配設
され、ビット線間隔を確保するためストレージ・ノード
とは反対側のMOS拡散層から素子分離絶縁膜２上に延在
して設けられたパッド電極７にコンタクトしている。第
９図では、ビット線10を素子領域上に形成する。この場
合、ストレージ・ノード・コンタクト12を形成するため
の窓明けをビット線10にする。
次に、第10図の実施例について説明する。第１図の実
施例においては、ビット線10及びストレージ・ノード電
極13は、上述したように一旦パッド電極７に接続され、
パッド電極７がｎ型拡散層５に接続されている。これ
は、主に、素子分離絶縁膜上に形成されたビット線10と
ｎ型拡散層５とを接続するためである。しかし、この場
合、電極数が一層増加する。そこで、第10図に示すよう
に、ビット線コンタクト部のｎ型拡散層５を素子分離領
域に張り出させる（太線）ことにより、パッド電極７を
用いずにビット線とｎ型拡散層を接続することができ
る。
施例においては、ビット線10及びストレージ・ノード電
極13は、上述したように一旦パッド電極７に接続され、
パッド電極７がｎ型拡散層５に接続されている。これ
は、主に、素子分離絶縁膜上に形成されたビット線10と
ｎ型拡散層５とを接続するためである。しかし、この場
合、電極数が一層増加する。そこで、第10図に示すよう
に、ビット線コンタクト部のｎ型拡散層５を素子分離領
域に張り出させる（太線）ことにより、パッド電極７を
用いずにビット線とｎ型拡散層を接続することができ
る。
次に、第11図の実施例について説明する。第１図の実
施例においてはストレージ・ノード電極13は長方形の平
面図とそれを囲む側面部からなる、単純な直方体であ
る。第11図の実施例においては、ストレージ・ノード電
極13を一旦直方体に加工した後に、その中央部にワード
線方向にストレージ・ノード電極14を横切る溝を形成す
る。この様な加工をすることにより、ストレージ・ノー
ド電極13の表面積を増大させ、キャパシタ容量をより増
大させることができる。ストレージ・ノード電極13の上
部にはプレート電極15が存在するが、本実施例において
は、ストレージ・ノード電極13を溝型に加工している
が、中央部に凹部を設ける等その他の形に加工してもよ
い。
施例においてはストレージ・ノード電極13は長方形の平
面図とそれを囲む側面部からなる、単純な直方体であ
る。第11図の実施例においては、ストレージ・ノード電
極13を一旦直方体に加工した後に、その中央部にワード
線方向にストレージ・ノード電極14を横切る溝を形成す
る。この様な加工をすることにより、ストレージ・ノー
ド電極13の表面積を増大させ、キャパシタ容量をより増
大させることができる。ストレージ・ノード電極13の上
部にはプレート電極15が存在するが、本実施例において
は、ストレージ・ノード電極13を溝型に加工している
が、中央部に凹部を設ける等その他の形に加工してもよ
い。
次に、第12図の実施例について説明する。第１図の実
施例では、素子分離絶縁膜として、選択酸化法により形
成されたフィールド絶縁膜を用いた。しかし、素子分離
はこの手段に限る必要はない。第12図は、Si基板に溝19
を形成した後、CVD形成した素子分離絶縁膜２′を埋め
込んだ、トレンチ型の素子分離を用いた実施例を示して
いる。素子分離絶縁膜としては、シリコン酸化膜、また
は、ノンドープ多結晶シリコン膜等を用いる。
施例では、素子分離絶縁膜として、選択酸化法により形
成されたフィールド絶縁膜を用いた。しかし、素子分離
はこの手段に限る必要はない。第12図は、Si基板に溝19
を形成した後、CVD形成した素子分離絶縁膜２′を埋め
込んだ、トレンチ型の素子分離を用いた実施例を示して
いる。素子分離絶縁膜としては、シリコン酸化膜、また
は、ノンドープ多結晶シリコン膜等を用いる。
なお、同図においては、溝19にテーパーがついている
が垂直でもよい。
が垂直でもよい。
以上、本発明の実施例は、その他、その主旨を逸脱し
ない範囲で種種変形して実施することができる。
ない範囲で種種変形して実施することができる。
例えば、上記実施例ではワード線に多結晶シリコンを
用いた。そこで、低抵抗化のためにプレート電極上層に
Alを配設し、ワード線と所定間隔、例えば32セル毎にコ
ンタクトさせてシャントするようにしてもよい。また、
上述した実施例では層間絶縁膜8,11はメルトにより平坦
化したが、バイアススパッタ等により平坦に被着しても
よいし、特に平坦化を施さないで絶縁膜を形成するよう
にしてもよい。
用いた。そこで、低抵抗化のためにプレート電極上層に
Alを配設し、ワード線と所定間隔、例えば32セル毎にコ
ンタクトさせてシャントするようにしてもよい。また、
上述した実施例では層間絶縁膜8,11はメルトにより平坦
化したが、バイアススパッタ等により平坦に被着しても
よいし、特に平坦化を施さないで絶縁膜を形成するよう
にしてもよい。
以上述べたように本発明によるスタックト・キャパシ
タ・セル構造では、ビット線がストレージ・ノード電極
の下部に形成される。従って、ビット線加工時に存在す
る下地の段差はゲート電極のみであるため加工が容易で
ある。またプレート電極に関しては、その下部にビット
線が形成されているため、ビット線コンタクトのための
窓明けが必要ない。よって、メモリセル内においては本
質的に加工の必要がない。また、ビット線コンタクトが
すでに形成されているためストレージ・ノード電極をビ
ット線コンタクト上にまで広げることができ、キャパシ
タ容量を増大できるという効果もある。さらに、キャパ
シタ絶縁膜として高誘電体膜の適応を考えた場合、膜形
成後の熱工程は、できるだけ減らす必要がある。本発明
の構造においてはキャパシタ絶縁膜形成後の工程はプレ
ート電極の形成だけのため熱工程は少なく、高誘電体膜
への適応も容易である。
タ・セル構造では、ビット線がストレージ・ノード電極
の下部に形成される。従って、ビット線加工時に存在す
る下地の段差はゲート電極のみであるため加工が容易で
ある。またプレート電極に関しては、その下部にビット
線が形成されているため、ビット線コンタクトのための
窓明けが必要ない。よって、メモリセル内においては本
質的に加工の必要がない。また、ビット線コンタクトが
すでに形成されているためストレージ・ノード電極をビ
ット線コンタクト上にまで広げることができ、キャパシ
タ容量を増大できるという効果もある。さらに、キャパ
シタ絶縁膜として高誘電体膜の適応を考えた場合、膜形
成後の熱工程は、できるだけ減らす必要がある。本発明
の構造においてはキャパシタ絶縁膜形成後の工程はプレ
ート電極の形成だけのため熱工程は少なく、高誘電体膜
への適応も容易である。
第１図は、本発明の一実施例のDRAMの隣接する２ビット
分を示す、第２図、第３図、第４図、第５図、第６図、
第７図、第８図は、その製造工程例を説明するための
図、第９図、第10図、第11図、第12図は他の実施例を説
明するための図、第13図は従来例を説明する図である。
図において、 1,101……ｐ型Si基板、2,2′,105……素子分離絶縁膜、
3,109……ゲート絶縁膜、4,110……ゲート電極、5,107
……ｎ型拡散層領域、6,8,11,111,116,119……層間絶縁
膜、６′……ゲート電極側面の層間絶縁膜、７……pad
電極、9,117……ビット線コンタクト、10,118……ビッ
ト線、12,112……ストレージ・ノード・コンタクト、1
3,113……ストレージ・ノード電極、14,114……キャパ
シタ絶縁膜、15,115……プレート電極、16,106……チャ
ンネル・ストッパー不純物、113′……ストレージ・ノ
ード電極の段差、17……酸化膜、18……シリコン窒化
膜、19……シリコン基板の溝。
分を示す、第２図、第３図、第４図、第５図、第６図、
第７図、第８図は、その製造工程例を説明するための
図、第９図、第10図、第11図、第12図は他の実施例を説
明するための図、第13図は従来例を説明する図である。
図において、 1,101……ｐ型Si基板、2,2′,105……素子分離絶縁膜、
3,109……ゲート絶縁膜、4,110……ゲート電極、5,107
……ｎ型拡散層領域、6,8,11,111,116,119……層間絶縁
膜、６′……ゲート電極側面の層間絶縁膜、７……pad
電極、9,117……ビット線コンタクト、10,118……ビッ
ト線、12,112……ストレージ・ノード・コンタクト、1
3,113……ストレージ・ノード電極、14,114……キャパ
シタ絶縁膜、15,115……プレート電極、16,106……チャ
ンネル・ストッパー不純物、113′……ストレージ・ノ
ード電極の段差、17……酸化膜、18……シリコン窒化
膜、19……シリコン基板の溝。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−231851（ＪＰ，Ａ) 特開 昭62−145765（ＪＰ，Ａ) 特開 昭63−278363（ＪＰ，Ａ) 特開 昭63−209157（ＪＰ，Ａ) 特開 平１−175756（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 27/108
Claims (5)
- 【請求項１】MOS型トランジスタとキャパシタから構成
されるメモリセルが複数個形成された半導体記憶装置に
おいて、 半導体基板上の前記メモリセルが形成されたセル領域に
おける素子間分離絶縁膜で囲まれた領域に形成され、二
つの拡散層及びゲート電極を有するMOS型トランジスタ
と、 前記拡散層の一方に電気的に接続されたビット線と、 前記拡散層の他方に電気的に接続された第一の電極と、 前記第一の電極の表面に形成された絶縁膜を介して形成
された第二の電極と、 を備え、 前記第一の電極は前記ビット線の上方に形成され、か
つ、前記ビット線の中心線は、前記素子間分離絶縁膜の
上方にのみ形成されている事を特徴とする半導体記憶装
置。 - 【請求項２】前記ビット線が概略直線である事を特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】前記素子間分離絶縁膜は、前記半導体基板
表面に形成された溝内に埋め込まれた絶縁膜である事を
特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】前記ビット線は、第一のパッド電極を介し
て前記一方の拡散層に電気的に接続され、かつ、前記第
一の電極は、第二のパッド電極を介して前記他方の拡散
層に電気的に接続されている事を特徴とする請求項１記
載の半導体記憶装置。 - 【請求項５】前記ゲート電極と前記ビット線が、前記素
子分離絶縁膜の上層で直行している事を特徴とする請求
項１記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069626A JP2755591B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置 |
| KR1019890003788A KR930003276B1 (ko) | 1988-03-25 | 1989-03-25 | 반도체 기억장치 및 그 제조방법 |
| DE3910033A DE3910033C2 (de) | 1988-03-25 | 1989-03-28 | Halbleiterspeicher und Verfahren zu dessen Herstellung |
| US07/831,657 US5235199A (en) | 1988-03-25 | 1992-02-07 | Semiconductor memory with pad electrode and bit line under stacked capacitor |
| US08/103,663 US5387532A (en) | 1988-03-25 | 1993-08-10 | Semiconductor memory having capacitor electrode formed above bit line |
| US08/350,113 US5561311A (en) | 1988-03-25 | 1994-11-29 | Semiconductor memory with insulation film embedded in groove formed on substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069626A JP2755591B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9239112A Division JP2846306B2 (ja) | 1997-08-21 | 1997-08-21 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243573A JPH01243573A (ja) | 1989-09-28 |
| JP2755591B2 true JP2755591B2 (ja) | 1998-05-20 |
Family
ID=13408263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069626A Expired - Lifetime JP2755591B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2755591B2 (ja) |
| KR (1) | KR930003276B1 (ja) |
| DE (1) | DE3910033C2 (ja) |
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|---|---|---|---|---|
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| KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
| JPH0221652A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH02304968A (ja) * | 1989-05-19 | 1990-12-18 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JP3199717B2 (ja) * | 1989-09-08 | 2001-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JPH03135670A (ja) * | 1989-10-20 | 1991-06-10 | Kubota Corp | 知的検索方式を備えたデータベースシステム |
| JP2528719B2 (ja) * | 1989-12-01 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置 |
| DD299990A5 (de) * | 1990-02-23 | 1992-05-14 | Dresden Forschzentr Mikroelek | Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US5298775A (en) * | 1990-02-26 | 1994-03-29 | Nec Corporation | Semiconductor memory device having stacked-type capacitor of large capacitance |
| US5217914A (en) * | 1990-04-10 | 1993-06-08 | Matsushita Electric Industrial Co., Ltd. | Method for making semiconductor integration circuit with stacked capacitor cells |
| JP2524862B2 (ja) * | 1990-05-01 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR920009748B1 (ko) * | 1990-05-31 | 1992-10-22 | 삼성전자 주식회사 | 적층형 캐패시터셀의 구조 및 제조방법 |
| JPH06112433A (ja) * | 1990-12-06 | 1994-04-22 | Nec Corp | 半導体メモリセルおよびその形成方法 |
| KR930009593B1 (ko) * | 1991-01-30 | 1993-10-07 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법(HCC Cell) |
| US5100826A (en) * | 1991-05-03 | 1992-03-31 | Micron Technology, Inc. | Process for manufacturing ultra-dense dynamic random access memories using partially-disposable dielectric filler strips between wordlines |
| TW243541B (ja) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
| KR940006682B1 (ko) * | 1991-10-17 | 1994-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
| US5170243A (en) * | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
| DE4221433A1 (de) * | 1992-06-30 | 1994-01-05 | Siemens Ag | Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung |
| JP2787646B2 (ja) * | 1992-11-27 | 1998-08-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR940016805A (ko) * | 1992-12-31 | 1994-07-25 | 김주용 | 반도체 소자의 적층 캐패시터 제조 방법 |
| KR960015490B1 (ko) * | 1993-07-28 | 1996-11-14 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
| JP3532325B2 (ja) * | 1995-07-21 | 2004-05-31 | 株式会社東芝 | 半導体記憶装置 |
| JPH09191088A (ja) | 1995-11-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| DE19639899B4 (de) * | 1996-09-27 | 2005-07-07 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicheranordnung |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231851A (ja) * | 1983-06-14 | 1984-12-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリセル |
| JPH0691219B2 (ja) * | 1985-12-20 | 1994-11-14 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2702121B2 (ja) * | 1987-02-25 | 1998-01-21 | 日本電気株式会社 | 半導体記憶装置 |
| JP2741857B2 (ja) * | 1987-05-11 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置 |
| KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
| JPH01175756A (ja) * | 1987-12-29 | 1989-07-12 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-03-25 JP JP63069626A patent/JP2755591B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-25 KR KR1019890003788A patent/KR930003276B1/ko not_active Expired - Lifetime
- 1989-03-28 DE DE3910033A patent/DE3910033C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3910033C2 (de) | 1994-07-14 |
| KR930003276B1 (ko) | 1993-04-24 |
| KR890015408A (ko) | 1989-10-30 |
| JPH01243573A (ja) | 1989-09-28 |
| DE3910033A1 (de) | 1989-10-05 |
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