DE3910033C2 - Halbleiterspeicher und Verfahren zu dessen Herstellung - Google Patents
Halbleiterspeicher und Verfahren zu dessen HerstellungInfo
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Description
Die Erfindung betrifft einen Halbleiterspeicher mit auf
einem Halbleitersubstrat gebildeten Speicherzellen, wobei
jede Speicherzelle einen Transistor und einen Kondensator
aufweist. Ferner betrifft die Erfindung ein Verfahren zur
Herstellung eines solchen Halbleiterspeichers.
Aus IBM Technical Disclosure Bulletin, Bd. 16, Nr. 6,
November 1973, Seite 1698, ist ein Halbleiterspeicher der
eingangs genannten Art bekannt mit einer Bitleitung (10)
und einer zwischen ihr und dem Transistor liegenden
Isolierschicht, wobei die Bitleitung über einen
Bitleitungskontakt mit einem der Source- und
Drain-Bereiche des Transistors durch Öffnungen in der
Isolierschicht hindurch verbunden ist, mit einer ersten
Kondensatorelektrode, die höher als die Bitleitung
gebildet und mit dem anderen der Source- und
Drain-Bereiche des Transistors verbunden ist, und mit
einer zweiten Kondensatorelektrode, die auf der ersten
Kondensatorelektrode gebildet ist, wobei eine
Isolierschicht zwischen der ersten Kondensatorelektrode
und der zweiten Kondensatorelektrode liegt.
Ein ähnlicher Halbleiterspeicher, bei dem die Bitleitung
höher als der Transistor gebildet ist und somit die
Merkmale (a) bis (c) des Patentanspruchs 1 erfüllt sind,
ist aus der prioritätsälteren, nicht vorveröffentlichten
europäischen Patentanmeldung mit der Publikationsnummer
0 318 277 A2 bekannt.
Der Erfindung liegt die Aufgabe zugrunde, einen
Halbleiterspeicher mit den Merkmalen (a) bis (c) des
Patentanspruchs 1 zu schaffen, bei dem Freiheitsgrade in
der geometrischen Zuordnung von Bitleitung und mit dieser
zu verbindender Transistorzone erreicht werden. Ferner
liegt der Erfindung die Aufgabe zugrunde, ein Verfahren
zur Herstellung eines solchen Halbleiterspeichers zu
schaffen.
Erfindungsgemäß wird diese Aufgabe mit dem Merkmal (d) des
Patentanspruchs 1 bzw. mit den Merkmalen des
Patentanspruchs 4 gelöst.
Weiterbildungen des Halbleiterspeichers nach dem
Patentanspruch 1 und des Herstellungsverfahrens nach dem
Anspruch 4 ergeben sich aus den diesen Ansprüchen jeweils
nachgeordneten Unteransprüchen.
Bevorzugte Ausführungsformen des erfindungsgemäßen
Halbleiterspeichers und Beispiele für das erfindungsgemäße
Herstellungsverfahren sowie hiermit verbundene Vorteile
werden nachfolgend anhand der Zeichnungen näher beschrieben.
In den Zeichnungen zeigen
Fig. 1a eine erste Ausführungsform eines erfindungsgemäßen
DRAM in schematischer Darstellung,
Fig. 1b den Gegenstand von Fig. 1a im Schnitt längs der
Linie A-A′,
Fig. 1c den Gegenstand von Fig. 1a im Schnitt längs der
Linie B-B′,
Fig. 1d den Gegenstand von Fig. 1a im Schnitt längs der
Linie C-C′,
Fig. 2 bis 8 Darstellungen zur Veranschaulichung des
erfindungsgemäßen Verfahrens zur Herstellung des
Gegenstandes von Fig. 1a bis 1d,
Fig. 9 eine zweite Ausführungsform eines
erfindungsgemäßen DRAM in schematischer
Darstellung und
Fig. 10 eine dritte Ausführungsform eines
erfindungsgemäßen DRAM in schematischer
Darstellung.
Fig. 1a bis 1d stellen ein DRAM entsprechend einer ersten
Ausführungsform der Erfindung dar und zeigen insbesondere
Zellen des DRAM für benachbarte zwei Bit längs einer
Bitleitung.
Jeweilige Speicherzellen werden voneinander durch
Bauelemente trennende Isolierschichten 2 getrennt, die
auf einem p-Siliziumsubstrat (1) gebildet werden. In
jeder Speicherzelle ist eine Gateisolierschicht (3)
auf dem Substrat (1) gebildet, und auf der
Gateisolierschicht (3) ist eine Gateelektrode (4) zur
Bildung eines MOS-Transistors hergestellt.
Eine Bitleitung (10) ist mit einer Blockelektrode (7)
über einen Bitleitungskontakt (9) verbunden. Die
Blockelektrode (7) ist an eine n-Diffusionsschicht (5)
angeschlossen. Eine Speicherknotenelektrode (13) ist
über der Bitleitung (10) und auf einer
Zwischenisolierschicht (11) angeordnet. Die
Speicherknotenelektrode (13) ist an eine andere
Block(pad)elektrode (7) über einen
Speicherknotenkontakt (12) angeschlossen. Seitenflächen
der Speicherknotenelektrode (13) ergeben Kapazität
des Kondensators. Die Dicke der Speicherknotenelektrode
(13) kann ohne nachteilige Einwirkung auf die Bearbeitung
der Bitleitung erhöht werden. Auf der
Speicherknotenelektrode (13) werden eine
Kondensatorisolierschicht (14) und eine
Kondensatorelektrode (15) gebildet. Die
Kondensatorelektrode (15) ist über der Bitleitung (10)
vorhanden. Daher besteht kein Erfordernis, eine Öffnung
durch die Kondensatorelektrode (15) zu machen, um einen
Kontakt für die Bitleitung (10) zu liefern. Dabei wird
innerhalb der Speicherzelle die Kondensatorelektrode
(15) nicht gefertigt.
Fig. 2 bis 8 zeigen jeweils Herstellungsverfahren
des in den Fig. 1a bis 1d gezeigten DRAM. In Fig. 2
bis 8 bezeichnet die Angabe (a) einen Grundriß, (b)
eine Schnittansicht längs einer Linie A-A′ des
Grundrisses, (c) eine Schnittansicht längs einer Linie
B-B′ des Grundrisses und (d) eine Schnittansicht längs
einer Linie C-C des Grundrisses. Dicke Linien, die in
den Ansichten (a) aufgeführt sind, stellen Muster dar,
die durch entsprechende Verfahren hinzugefügt werden
sollen.
In der Ausführungsform gemäß Fig. 2 hat ein p-Siliziumsubstrat (1) einen
spezifischen Widerstand von etwa 5 Ωcm. Auf dem Substrat
(1) werden eine Oxidschicht (17) mit einer Dicke von 50 nm
und eine Siliziumnitridschicht (18) gebildet und mit
Muster versehen. Die mit Muster versehene Schicht (18)
wird als Maske verwendet, um Bor im Substrat (1) zu
implantieren, um eine Kanalsperre-Fremdatomschicht (16)
zu bilden.
Gemäß Fig. 3 wird ein selektives Oxidationsverfahren
verwendet, um eine Siliziumoxidschicht mit beispielsweise
700 nm Dicke als eine Bauelemente trennende Isolierschicht
(2) zu bilden. Als Folge der Oxidation diffundiert die
Kanalsperre-Fremdatomschicht (16) horizontal und unter
die Bauelemente trennende Isolierschicht (2). Die
Bauelemente trennende Isolierschicht (2) kann nicht nur
durch das selektive Oxidationsverfahren, sondern auch
durch andere Verfahren gebildet werden.
Gemäß Fig. 4 wird eine Gateisolierschicht (3) mit einer
Dicke von etwa 10 nm beispielsweise durch thermische
Oxidation gebildet. Polykristallines Silizium wird
vollständig in einer Dicke von etwa 200 nm zur Bildung
einer Gateelektrodenschicht aufgebracht. Beispielsweise
wird ein chemisches Aufdampfverfahren (CVD) verwendet,
um völlig eine Zwischenisolierschicht (6) mit etwa 200
nm Dicke aufzubringen. Die Gateelektrodenschicht und
die Zwischenisolierschicht (6) werden mittels eines
reaktiven Ionenätzverfahrens zur Herstellung von
Gateelektroden (4) mit Muster versehen. Die Gateelektroden
(4) und Zwischenisolierschicht (6) werden als Masken
verwendet, um Arsenionen oder Phosphorionen über das
gesamte Substrat (1) zu implantieren, wodurch eine
n-Diffusionsschicht (5) hergestellt wird. Die Tiefe
der Diffusionsschicht (5) beträgt beispielsweise etwa
150 nm. Eine Zwischenisolierschicht (6′) mit etwa 100 nm
Dicke wird entsprechend dem chemischen Aufdampfverfahren
etc. vollständig aufgebracht. Das reaktive
Ionenätzverfahren wird zum Ätzen der Oberfläche der
Zwischenisolierschicht (6′) verwendet, so daß die
Zwischenisolierschicht (6′) selbstfluchtend wirken und
an den Seitenflächen der Gateelektroden (4) bleiben kann.
Gemäß Fig. 5 wird polykristallines Silizium vollständig
mit einer Dicke von etwa 50 nm aufgebracht. Die
aufgebrachte Schicht wird durch Implantierung mit Arsen- oder
Phosphorionen oder durch eine Phosphordiffusion
dotiert. Das reaktive Ionenätzverfahren wird zur Bildung
von Blockelektroden (7) verwendet.
Gemäß Fig. 6 wird eine Zwischenisolierschicht (8) mit
etwa 300 nm Dicke vollständig aufgebracht. Ein
Bitleitungskontakt (9) wird durch die
Zwischenisolierschicht (8) gemäß dem reaktiven
Ionenätzverfahren eröffnet. Die Zwischenisolierschicht
(8) kann beispielsweise erhalten werden, indem eine
chemisch aufgedampfte SiO2-Schicht mit 100 nm Dicke, eine
BPSG-Schicht mit 350 nm Dicke und eine PSG-Schicht mit
250 nm Dicke aufgebracht werden. Die PSG- und BPSG-
Schichten werden bei 900°C geschmolzen. Anschließend
werden die PSG-Schicht und eine Oberflächenschicht der
BPSG-Schicht mit Ammoniumfluoridflüssigkeit geätzt, um
die Zwischenisolierschicht (8) zu bilden. Nach Öffnen
des Bitleitungskontakts (9) wird polykristallines
Silizium mittels beispielsweise chemischen Aufdampfens
abgeschieden und anschließend wird Molybdänsilizid völlig
durch Zerstäubung oder durch EB-Auftrag abgeschieden.
Die auf diese Weise gebildeten Schichten werden durch
ein reaktives Ionenätzen zur Musterbildung einer
Bitleitung (10) geätzt. Da die am Substrat gebildeten
Stufen nicht so groß sind, kann die
Zwischenisolierschicht (8) leicht abgeflacht werden, und
die Bitleitung (10) kann ohne Schwierigkeit als Muster
gebildet werden. Die als Folge der
Zwischenisolierschicht (8) gebildeten Stufen sind
verhältnismäßig klein, so daß die Bitleitung
ordnungsgemäß verlegt werden kann.
Gemäß Fig. 7 wird eine Zwischenisolierschicht (11) mit
etwa 200 nm Dicke völlig aufgebracht. Ein
Speicherknotenkontakt (12) wird durch die
Zwischenisolierschicht (11) mittels reaktiven
Ionenätzens geöffnet. Die Zwischenisolierschicht (11)
wird durch Aufbringen einer chemisch aufgedampften
SiO2-Schicht mit 50 nm Dicke, einer BPSG-Schicht mit
300 nm Dicke und einer PSG-Schicht von 250 nm Dicke
gebildet und durch Schmelzen und Ätzen dieser Schichten
in ähnlicher Weise wie bei der Bildung der
Zwischenisolierschicht (8).
Gemäß Fig. 8 wird beispielsweise polykristallines
Silizium völlig in einer Dicke von 300 bis 600 nm
aufgebracht und durch Implantieren von Arsen- oder
Phosphorionen oder durch Phosphordiffusion dotiert.
Das reaktive Ionenätzverfahren wird zur Bildung einer
Speicherknotenelektrode (13) verwendet. Anschließend
wird eine Siliziumnitridschicht durch chemisches
Aufdampfen völlig in einer Dicke von etwa 10 nm
aufgebracht. Danach wird die aufgebrachte Schicht in
einer Wasserdampfatmosphäre bei 950°C während 30 min
oxidiert, um eine Kondensatorisolierschicht (14) zu
bilden. Gemäß dieser Ausführungsform ist die
Kondensatorisolierschicht (14) ein Schichtaufbau der
Siliziumnitridschicht und der Siliziumoxidschicht. Jedoch
kann die Kondensatorisolierschicht (14) mit anderen
Werkstoffen gebildet werden, die sich als
Kondensatorisolierschichten eignen, wie beispielsweise
eine einzelne Siliziumoxidschicht und der Schichtaufbau
einer Ta2O5-Schicht und einer Siliziumnitridschicht.
Schließlich wird gemäß Fig. 1 polykristallines Silizium
völlig aufgebracht und anschließend durch Implantieren
von Arsen- oder Phosphorionen oder durch
Phosphordiffusion dotiert, um eine Plattenelektrode (15)
zu bilden, wodurch der Grundaufbau der Zelle
vervollständigt wird. Die Plattenelektrode wird als
gemeinsame Elektrode für eine Anordnung von
Speicherzellen gebildet, und es besteht keine
Notwendigkeit, Öffnungen für Bitleitungskontakte zu
bilden.
Gemäß dieser Ausführungsform ist ein
Wärmebehandlungsverfahren, das nach der Bildung der
Kondensatorisolierschicht (14) benötigt wird, lediglich
das Bildungsverfahren der Plattenelektrode (15).
Obgleich die Ausführungsform polykristallines Silizium
zur Bildung der Speicherknotenelektrode (13) und der
Plattenelektrode (15) verwendet hat, können andere
Werkstoffe, wie beispielsweise Wolfram (W), für den
gleichen Zweck eingesetzt werden.
Die Fig. 9 und 10 zeigen jeweils DRAMs gemäß einer zweiten und
dritten erfindungsgemäßen Ausführungsform. Jede
Figur zeigt Zellen des DRAM, die zwei benachbarten
Bits längs einer Bitleitung entsprechen. In jeder Figur
ist (a) ein Grundriß, (b) eine Schnittansicht längs
einer Linie A-A′ des Grundrisses, (c) eine Schnittansicht
längs einer Linie B-B′ des Grundrisses und (d) eine
Schnittansicht längs einer Linie C-C′ des Grundrisses.
In der ersten Ausführungsform gemäß Fig. 1 wurden die
Bitleitungen (10) auf den die Bauelemente trennenden
Isolierschichten (2) aufgebracht. Die Bauelemente
trennenden Isolierschichten (2) wurden Seite an Seite
in Richtung einer Wortleitung (der Gateelektrode (4)) und
zwischen Speicherzellen angeordnet. Die Bitleitungen
(20) wurden im vertikalen Abstand von den Wortleitungen
angeordnet, um Zwischenräume zwischen den Bitleitungen
(10) zu erhalten, wobei jede Bitleitung (10) mit der
Blockelektrode (7) verbunden wurde, die von der MOS-
Diffusionsschicht gegenüber dem
Speicherknotenkontakt (12) auf die Bauelemente trennende
Isolierschicht (2) verlängert wurde.
Die zweite Ausführungsform der Erfindung wird unter
Bezugnahme auf Fig. 9 erläutert.
Bei der ersten Ausführungsform gemäß Fig. 1 hatte die
Speicherknotenelektrode (13) die Form eines einfachen
rechteckförmigen Parallelepipeds, das durch rechteckige
flache Flächen gebildet wurde, die von Seitenflächen
umgeben waren.
Gemäß der zweiten Ausführungsform nach Fig. 9 wird
eine Speicherknotenelektrode (13) einmal in Form eines
rechteckförmigen Parallelepipeds gebildet, und
anschließend wird eine Nut in der Mitte der
Speicherknotenelektrode (13) hergestellt, um sich längs
einer Wortleitung (einer Gateelektrode (4)) zu
erstrecken und die Speicherknotenelektrode (13) zu
kreuzen. Bei dieser Anordnung erhöht sich der
Oberflächenbereich der Speicherknotenelektrode (13)
zwecks Erhöhung der Kapazität eines Kondensators. Über
der Speicherknotenelektrode (13) ist eine
Plattenelektrode (15) angeordnet. Obgleich die zweite
Ausführungsform die Speicherknotenelektrode (13) in
Nutenform ausgebildet hat, kann die
Speicherknotenelektrode (13) in anderen Formen gefertigt
sein. Beispielsweise kann eine Ausnehmung in der Mitte
der Speicherknotenelektrode (13) gebildet werden.
Die dritte Ausführungsform der Erfindung wird anschließend
unter Bezugnahme auf Fig. 10 erläutert.
In der ersten Ausführungsform nach Fig. 1 war die
Bauelemente trennende Isolierschicht (2) eine durch
selektives Oxidieren gebildete Feldisolierschicht.
Jedoch kann die Bauelemente trennende Isolierschicht
durch andere Verfahren hergestellt werden.
Bei der dritten Ausführungsform nach Fig. 10 wird eine Nut
(19) in einem Siliziumsubstrat gebildet. Anschließend
wird eine Bauelemente trennende Isolierschicht (2′), die
durch chemisches Aufdampfen erzielt wurde, in die Nut
(19) eingebettet, um eine grabenartige Bauelementetrennung
zu erreichen. Die Bauelemente trennende Isolierschicht
(2′) kann eine Siliziumoxidschicht oder eine nichtdotierte
polykristalline Siliziumschicht sein. Obgleich die Nut
(19) in Fig. 10 sich verjüngend ausgebildet ist, kann die
Nut (19) in gerader Linie verlaufen.
In den Ausführungsformen wurden die Wortleitungen (die
Gateelektroden (4)) mit polykristallinem Silizium
gebildet. Zur Verringerung des Widerstands kann eine
Aluminiumschicht auf der Plattenelektrode (15) angeordnet
werden. Die Aluminiumschicht wird mit den
Wortleitungen in vorgegebenen Abständen in Kontakt
gebracht, beispielsweise alle 32 Zellen, um den
Widerstand nebenzuschließen.
Obgleich die Zwischenisolierschichten (8) und (11)
geschmolzen wurden, um sie zu verflachen, können die
Schichten mittels Zerstäubung mit Vorspannung etc.
flach beschichtet werden. Es ist ferner möglich, die
Isolierschichten herzustellen, ohne sie flach zu machen.
Zusammenfassend werden beim beschriebenen
Stapelkondensatorzellenaufbau Bitleitungen unter
Speicherknotenelektroden gebildet. Da abgestufte Bereiche
zum Zeitpunkt der Verarbeitung vorhanden sind, sind
die Bitleitungen lediglich Gateelektroden, so daß die
Bitleitungen mühelos gefertigt werden können. Ferner
werden die Bitleitungen unter einer Plattenelektrode
gebildet. Deshalb brauchen die Plattenelektroden nicht
zur Bildung von Bitleitungskontakten geöffnet werden.
Innerhalb der Speicherzellen ist es im Grunde nicht
notwendig, Plattenelektroden zu verarbeiten.
Da die Bitleitungskontakte vor der Ausbildung der
Speicherknotenelektroden gebildet werden, können die
Speicherknotenelektroden auf die Bitleitungskontakte
hin verlängert werden, um die Kapazität der Kondensatoren
zu verbessern.
Wird eine stark dielektrische Schicht verwendet, um eine
Kondensatorisolierschicht zu bilden, so soll die Anzahl
der Wärmebehandlungsvorgänge, die nach der Bildung der
Kondensatorisolierschicht durchgeführt werden sollen, so
gering wie möglich sein. Beim beschriebenen Aufbau
ist ein nach der Bildung der Kondensatorisolierschicht
durchzuführender Verarbeitungsvorgang lediglich ein
Vorgang zur Bildung einer Plattenelektrode. Daher ist
die Gesamtzahl der
Wärmebehandlungsvorgänge gering, so daß die Erfindung
sich mit Vorteil zur Verwendung bei stark dielektrischen
Schichten eignet.
Claims (6)
1. Halbleiterspeicher mit auf einem Halbleitersubstrat
(1) gebildeten Speicherzellen, wobei jede
Speicherzelle einen Transistor und einen Kondensator
aufweist, mit
- a) einer Bitleitung (10), die höher als der Transistor gebildet ist, wobei
- - eine Isolierschicht (8) zwischen der Bitleitung und dem Transistor liegt, und
- - die Bitleitung (10) über einen Bitleitungskontakt (9) mit einem der Source- und Drain-Bereiche (5) des Transistors durch Öffnungen in der Isolierschicht (8) hindurch verbunden ist,
- b) einer ersten Kondensatorelektrode (13), die höher als die Bitleitung (10) gebildet und mit dem anderen der Source- und Drain-Bereiche (5) des Transistors verbunden ist,
- c) einer zweiten Kondensatorelektrode (15), die auf der ersten Kondensatorelektrode (13) gebildet ist, wobei eine Isolierschicht (14) zwischen der ersten Kondensatorelektrode (13) und der zweiten Kondensatorelektrode (15) liegt, und
- d) zusätzlichen Elektroden (7), die den Bitleitungskontakt (9) und die erste Kondensatorelektrode (13) jeweils mit einem der Source- und Drain-Bereiche (5) verbinden.
2. Halbleiterspeicher nach Anspruch 1, dadurch
gekennzeichnet, daß die Bitleitung (10) auf einem
Bauelementtrennbereich (2) zwischen den
Speicherzellenbereichen angeordnet ist und sich
rechtwinklig zu einer durch die Gate-Elektrode (4)
gebildeten Wortleitung erstreckt.
3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die erste Kondensatorelektrode
(13) in ihrer Mitte eine Ausnehmung aufweist.
4. Verfahren zur Herstellung eines Halbleiterspeichers
nach einem der vorangehenden Ansprüche, gekennzeichnet
durch folgende Schritte:
- a) Bildung der Gate-Elektrode (4) auf einer Gate-Isolierschicht (3) in jedem getrennten Speicherbereich, der auf dem Halbleitersubstrat (1) gebildet wird,
- b) Bildung der Source- und Drain-Bereiche (5) in dem Speicherzellenbereich durch Dotieren des Halbleitersubstrats (1) mit Fremdatomen,
- c) Bildung der zusätzlichen Elektroden (7),
- d) Bildung der Bitleitung (10),
- d) Bildung der ersten Kondensatorelektrode (13) und
- e) Bildung der zweiten Kondensatorelektrode (15) auf der Isolierschicht (14), die auf der ersten Kondensatorelektrode (13) gebildet wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß
beim Dotieren des Halbleitersubstrats (1) mit
Fremdatomen zur Bildung der Source- und Drainbereiche
(5) die Gate-Elektrode (4) als Maske verwendet wird.
6. Verfahren nach Anspruch 4 oder 5, dadurch
gekennzeichnet, daß die erste Kondensatorelektrode
(13) in ihrer Mitte mit einer Ausnehmung versehen wird.
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