JPH0691219B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0691219B2 JPH0691219B2 JP60285513A JP28551385A JPH0691219B2 JP H0691219 B2 JPH0691219 B2 JP H0691219B2 JP 60285513 A JP60285513 A JP 60285513A JP 28551385 A JP28551385 A JP 28551385A JP H0691219 B2 JPH0691219 B2 JP H0691219B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- electrode
- bit line
- insulating film
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリセルを有する半導体記憶装置に係り、
特にMOSトランジスタとキャパシタからなるメモリセル
をそなえたダイナミツク形MOSランダムアクセスメモリ
（以下MOSDRAMと略記する）に関する。
特にMOSトランジスタとキャパシタからなるメモリセル
をそなえたダイナミツク形MOSランダムアクセスメモリ
（以下MOSDRAMと略記する）に関する。
MOSDRAMを高速化，高密度化するために、メモリセルの
改良および寸法の縮小が図られている。現在のメモリセ
ルは、１個の能動素子と１個の電荷蓄積素子とで構成さ
れる。いわゆる１トランジスタ１キヤパシタ型セルが主
流となつている。このメモリセルの寸法を縮小するため
には、上記トランジスタとキヤパシタの面積を減少させ
る必要がある。ところが、キヤパシタの面積を縮小して
もなおかつ、メモリ動作に必要な電荷蓄積容量を充分に
確保する必要がある。これに対処するために、平坦なキ
ヤパシタ構造をしたプレーナ型キヤパシタセルの場合に
は、誘電体膜の薄膜化が図られてきた。また、更に大き
な蓄積容量を得るために、セル構造の改良がなされ、電
極と誘電体膜を基板上に積層した。いわゆる、三次元ス
タツクト（積み上げ型）キヤパシタセルが提案されてい
る。従来のこの種の積み上げ型メモリセルとして、例え
ば、特開昭53-4483号公報，特開昭56−23771号公報、実
開昭55−178894号公報及び特開昭59−231851号公報が挙
げられる。第３図は、従来の積み上げ型MOSDRAMセルの
構成の一例を示す断面図である。同図に示すように、従
来のメモリセルは、Si基板１上にスイツチング用の電界
効果トランジスタ（以下、MOSトランジスタと略記）10
を電荷を蓄積するためのキヤパシタ20より構成され、Al
よりなるワード線５と拡散層11よりなるビツト線によつ
て選択されるようになつている。ここで、MOSトランジ
スタ10は拡散層11,12、ゲート絶縁膜（SiO2膜）13およ
びゲート電極（多結晶シリコン）14で構成されている。
また、キヤパシタ20は、一方の電極21上に容量を形成す
るための誘電体膜22を介して、他方の電極23を設けてあ
る。この上層の電極23は、MOSトランジスタ10のソース
またはドレインとなる拡散層12に接続されている。ここ
で、キヤパシタの上下電極は多結晶シリコンであり、誘
電体膜はSiO2膜である。また、２はSiO2からなる素子間
分離用の絶縁膜であり、3,4はSiO2膜から成る層間絶縁
膜である。
改良および寸法の縮小が図られている。現在のメモリセ
ルは、１個の能動素子と１個の電荷蓄積素子とで構成さ
れる。いわゆる１トランジスタ１キヤパシタ型セルが主
流となつている。このメモリセルの寸法を縮小するため
には、上記トランジスタとキヤパシタの面積を減少させ
る必要がある。ところが、キヤパシタの面積を縮小して
もなおかつ、メモリ動作に必要な電荷蓄積容量を充分に
確保する必要がある。これに対処するために、平坦なキ
ヤパシタ構造をしたプレーナ型キヤパシタセルの場合に
は、誘電体膜の薄膜化が図られてきた。また、更に大き
な蓄積容量を得るために、セル構造の改良がなされ、電
極と誘電体膜を基板上に積層した。いわゆる、三次元ス
タツクト（積み上げ型）キヤパシタセルが提案されてい
る。従来のこの種の積み上げ型メモリセルとして、例え
ば、特開昭53-4483号公報，特開昭56−23771号公報、実
開昭55−178894号公報及び特開昭59−231851号公報が挙
げられる。第３図は、従来の積み上げ型MOSDRAMセルの
構成の一例を示す断面図である。同図に示すように、従
来のメモリセルは、Si基板１上にスイツチング用の電界
効果トランジスタ（以下、MOSトランジスタと略記）10
を電荷を蓄積するためのキヤパシタ20より構成され、Al
よりなるワード線５と拡散層11よりなるビツト線によつ
て選択されるようになつている。ここで、MOSトランジ
スタ10は拡散層11,12、ゲート絶縁膜（SiO2膜）13およ
びゲート電極（多結晶シリコン）14で構成されている。
また、キヤパシタ20は、一方の電極21上に容量を形成す
るための誘電体膜22を介して、他方の電極23を設けてあ
る。この上層の電極23は、MOSトランジスタ10のソース
またはドレインとなる拡散層12に接続されている。ここ
で、キヤパシタの上下電極は多結晶シリコンであり、誘
電体膜はSiO2膜である。また、２はSiO2からなる素子間
分離用の絶縁膜であり、3,4はSiO2膜から成る層間絶縁
膜である。
第３図からわかるように、上記キヤパシタ20は、電極21
又は23である多結晶シリコンの側壁に容量を形成した
り、電極21又は23が平坦でなく曲がつているため、プレ
ーナ型キヤパシタより蓄積容量を大きくすることができ
る。しかしながら、電荷を蓄わえるキヤパシタ20はMOS
トランジスタ10やビツト線11と二次元的には同一平面上
に配置されているため、メモリセル内に占めるキヤパシ
タの割合は低く、キヤパシタの容量をこれ以上大きくす
ることは困難という問題があつた。
又は23である多結晶シリコンの側壁に容量を形成した
り、電極21又は23が平坦でなく曲がつているため、プレ
ーナ型キヤパシタより蓄積容量を大きくすることができ
る。しかしながら、電荷を蓄わえるキヤパシタ20はMOS
トランジスタ10やビツト線11と二次元的には同一平面上
に配置されているため、メモリセル内に占めるキヤパシ
タの割合は低く、キヤパシタの容量をこれ以上大きくす
ることは困難という問題があつた。
第４図は、従来の積み上げ型MOSDRAMのメモリセル構造
の他の例を示す断面図である。同図に示すメモリセル
は、第３図で示した例と同様、MOSトランジスタ10とキ
ヤパシタ20とで構成されているが、MOSトランジスタ10
のゲート電極14である多結晶シリコン膜をワード線と
し、MOSトランジスタ10の拡散層11と接続したAl配線を
ビツト線６としてメモリセルを選択するようになつてい
る。キヤパシタ20は、一方の電極21がMOSトランジスタ1
0のソースまたはドレインとなる拡散層12に接続されて
おり、電極21上に容量を形成するための誘電体膜22を介
して、キヤパシタの他方の電極23が設けてある。
の他の例を示す断面図である。同図に示すメモリセル
は、第３図で示した例と同様、MOSトランジスタ10とキ
ヤパシタ20とで構成されているが、MOSトランジスタ10
のゲート電極14である多結晶シリコン膜をワード線と
し、MOSトランジスタ10の拡散層11と接続したAl配線を
ビツト線６としてメモリセルを選択するようになつてい
る。キヤパシタ20は、一方の電極21がMOSトランジスタ1
0のソースまたはドレインとなる拡散層12に接続されて
おり、電極21上に容量を形成するための誘電体膜22を介
して、キヤパシタの他方の電極23が設けてある。
第４図に示すキヤパシタ20は、MOSトランジスタ10の一
部の領域上に重なつて配置されるために、第３図に示し
た例より同じ面積のメモリセルであつてもキヤパシタの
面積を増加させることができ、蓄積容量を大きくするこ
とができる。しかしながら、本構成においては、メモリ
セル内にあるビツト線６と拡散層11との接続部が占める
領域にまで、キヤパシタの電極を広げることは不可能で
あり、これ以上の蓄積容量の増加は困難という問題があ
つた。
部の領域上に重なつて配置されるために、第３図に示し
た例より同じ面積のメモリセルであつてもキヤパシタの
面積を増加させることができ、蓄積容量を大きくするこ
とができる。しかしながら、本構成においては、メモリ
セル内にあるビツト線６と拡散層11との接続部が占める
領域にまで、キヤパシタの電極を広げることは不可能で
あり、これ以上の蓄積容量の増加は困難という問題があ
つた。
本発明の目的は、上記の問題点を解決し従来のメモリセ
ルに比べ、メモリセル内に占めるキヤパシタの面積比率
を増大できるメモリセルを提供することにある。さら
に、従来のメモリセルに比べ必要な静電容量を確保しセ
ル面積を縮小させることのできるメモリセルを有する半
導体記憶装置を提供することにある。
ルに比べ、メモリセル内に占めるキヤパシタの面積比率
を増大できるメモリセルを提供することにある。さら
に、従来のメモリセルに比べ必要な静電容量を確保しセ
ル面積を縮小させることのできるメモリセルを有する半
導体記憶装置を提供することにある。
上記目的と達成するために、本発明に係るメモリセル
は、メモリセル内にあるMOSトランジスタ及び配線をキ
ヤパシタの電極の下部に配置させることにより、キヤパ
シタのメモリセルに占める比率が従来のメモリセルに比
べて大きくなるように構成したものである。
は、メモリセル内にあるMOSトランジスタ及び配線をキ
ヤパシタの電極の下部に配置させることにより、キヤパ
シタのメモリセルに占める比率が従来のメモリセルに比
べて大きくなるように構成したものである。
すなわち、本発明のセルにおいては、MOSトランジスタ
の拡散層（ドレインまたはソース）とビツト配線層との
層間接続部（コンタクト部）の上層、もしくはMOSトラ
ンジスタのゲート電極層とワード配線層との層間接続部
の上層にもキヤパシタ部を形成し、メモリセルのほぼ全
域を有効利用している。また、本構造のセルでは、前述
の層間接続部、ビツト線、ワード線などで生じる段差部
を利用している。つまり、これらの段差上にキヤパシタ
を形成することにより、キヤパシタ電極が波打つた形状
となりキヤパシタの電極面積を実効的に増大させること
ができる。
の拡散層（ドレインまたはソース）とビツト配線層との
層間接続部（コンタクト部）の上層、もしくはMOSトラ
ンジスタのゲート電極層とワード配線層との層間接続部
の上層にもキヤパシタ部を形成し、メモリセルのほぼ全
域を有効利用している。また、本構造のセルでは、前述
の層間接続部、ビツト線、ワード線などで生じる段差部
を利用している。つまり、これらの段差上にキヤパシタ
を形成することにより、キヤパシタ電極が波打つた形状
となりキヤパシタの電極面積を実効的に増大させること
ができる。
なお、基板上に絶縁膜と電極膜を積層した容量を形成し
た例として、アイビーエム・テクニカル・デイスクロー
ジヤー・ブルテイン（IBM Technical Disclosure Bulle
tin）Vol15,No.12 P3585（May1973）に記載されている
ワンデバイスメモリセルがある。このメモリセルのビツ
ト配線層はMOSトランジスタを構成する拡散層と同層部
分で形成されている。たとえビツト線層を第１層多結晶
シリコンで作成しようとしても、この層はワード線層に
用いているため不可能である。本構造のように拡散層と
同層でビツト線を実現することは、ビツト線は必ずソー
ス領域を避けて配線しなければならないので、配線や素
子のレイアウトの関係からメモリセルの平面領域の面積
縮小に極めて不利である。さらにまた、本構造では、拡
散層以外によるビツト線、層間接続部などは存在せず、
本発明による構造で得られるようなキヤパシタ電極面積
の増加効果は生まれない。
た例として、アイビーエム・テクニカル・デイスクロー
ジヤー・ブルテイン（IBM Technical Disclosure Bulle
tin）Vol15,No.12 P3585（May1973）に記載されている
ワンデバイスメモリセルがある。このメモリセルのビツ
ト配線層はMOSトランジスタを構成する拡散層と同層部
分で形成されている。たとえビツト線層を第１層多結晶
シリコンで作成しようとしても、この層はワード線層に
用いているため不可能である。本構造のように拡散層と
同層でビツト線を実現することは、ビツト線は必ずソー
ス領域を避けて配線しなければならないので、配線や素
子のレイアウトの関係からメモリセルの平面領域の面積
縮小に極めて不利である。さらにまた、本構造では、拡
散層以外によるビツト線、層間接続部などは存在せず、
本発明による構造で得られるようなキヤパシタ電極面積
の増加効果は生まれない。
本発明の要旨は、半導体基板に互いに離間して形成され
た第１と第２の不純物領域と該不純物領域の間を流れる
電流を制御するゲートとを有するスイッチングトランジ
スタと、 上記ゲートを覆い、上記第１と第２の不純物領域上にそ
れぞれ第１と第２のコンタクト孔を有する第１の絶縁膜
と、 上記第１の絶縁膜上に形成され、上記第１のコンタクト
孔の中心からずれた位置に中心線を有するビット線と、 上記第１の不純物領域と上記ビット線とを電気的に接続
するために上記第１のコンタクト孔を覆って形成された
導電膜と、 上記第２のコンタクト孔を介して電気的に接続され、上
記ビット線上にまで伸延して形成された第１の電極と該
第１の電極上に形成されたキャパシタ絶縁膜と該キャパ
シタ絶縁膜上に形成された第２の電極とを有する蓄積容
量とを備えた半導体記憶装置において、 上記半導体記憶装置を鉛直上方からみて、 上記ビット線の主要部は幅Ｗを有し、上記第１のコンタ
クト孔の中心は該ビット線の幅Ｗ内に位置し、 かつ上記第１と第２のコンタクト孔とは、該ビット線に
垂直な線へ該第１と第２のコンタクト孔とを投影したと
きに互いに重なりあう部分がない位置に設けられている
ことを特徴とする半導体記憶装置にある。
た第１と第２の不純物領域と該不純物領域の間を流れる
電流を制御するゲートとを有するスイッチングトランジ
スタと、 上記ゲートを覆い、上記第１と第２の不純物領域上にそ
れぞれ第１と第２のコンタクト孔を有する第１の絶縁膜
と、 上記第１の絶縁膜上に形成され、上記第１のコンタクト
孔の中心からずれた位置に中心線を有するビット線と、 上記第１の不純物領域と上記ビット線とを電気的に接続
するために上記第１のコンタクト孔を覆って形成された
導電膜と、 上記第２のコンタクト孔を介して電気的に接続され、上
記ビット線上にまで伸延して形成された第１の電極と該
第１の電極上に形成されたキャパシタ絶縁膜と該キャパ
シタ絶縁膜上に形成された第２の電極とを有する蓄積容
量とを備えた半導体記憶装置において、 上記半導体記憶装置を鉛直上方からみて、 上記ビット線の主要部は幅Ｗを有し、上記第１のコンタ
クト孔の中心は該ビット線の幅Ｗ内に位置し、 かつ上記第１と第２のコンタクト孔とは、該ビット線に
垂直な線へ該第１と第２のコンタクト孔とを投影したと
きに互いに重なりあう部分がない位置に設けられている
ことを特徴とする半導体記憶装置にある。
以下、本発明の一実施例を第１図により説明する。
第１図（ａ）はメモリセルの回路図であり、セル内には
MOSトランジスタ100およびキヤパシタ200を含んでい
る。MOSトランジスタのソース領域110はビツト線106に
接続され、ゲート電極141はワード線140に接続されてい
る。MOSトランジスタのドレイン120は、キヤパシタ200
の一方のキヤパシタ用電極210に接続されている。な
お、MOSトランジスタの対称性より、ソースとドレイン
を逆に接続しても何ら問題ない。第１図（ｂ）は、本発
明におけるメモリセルの平面レイアウト図であり、同図
のＡ−Ａ′部およびＢ−Ｂ′部の断面の概略を示した図
が第１図（ｃ）および（ｄ）である。ここで、102は素
子間分離用絶縁膜,130はMOSトランジスタのゲート絶縁
膜,103および104は層間絶縁膜である。なお、111はMOS
トランジスタのソース領域110とビツト線106との接続部
であり、121はMOSトランジスタのドレイン領域120とキ
ヤパシタの電極210との接続部である。また、キヤパシ
タは下層にある電極210上に誘導体膜220を介して上層の
電極230が形成されている。本発明では、MOSトランジス
タのソース領域110とビツト線106との接続部111およびM
OSトランジスタのドレイン領域120とキヤパシタ200の下
層のキヤパシタ用電極210との接続部121が第１図（ｂ）
に示すように、それぞれＡ−Ａ′線上およびＢ−Ｂ′線
上なるようにずらして配置されている。これにより、第
１図（ｃ），（ｄ）よりわかるように、MOSトランジス
タとビツト線の接続部111上に、キヤパシタ200を配置で
きるようになつた。
MOSトランジスタ100およびキヤパシタ200を含んでい
る。MOSトランジスタのソース領域110はビツト線106に
接続され、ゲート電極141はワード線140に接続されてい
る。MOSトランジスタのドレイン120は、キヤパシタ200
の一方のキヤパシタ用電極210に接続されている。な
お、MOSトランジスタの対称性より、ソースとドレイン
を逆に接続しても何ら問題ない。第１図（ｂ）は、本発
明におけるメモリセルの平面レイアウト図であり、同図
のＡ−Ａ′部およびＢ−Ｂ′部の断面の概略を示した図
が第１図（ｃ）および（ｄ）である。ここで、102は素
子間分離用絶縁膜,130はMOSトランジスタのゲート絶縁
膜,103および104は層間絶縁膜である。なお、111はMOS
トランジスタのソース領域110とビツト線106との接続部
であり、121はMOSトランジスタのドレイン領域120とキ
ヤパシタの電極210との接続部である。また、キヤパシ
タは下層にある電極210上に誘導体膜220を介して上層の
電極230が形成されている。本発明では、MOSトランジス
タのソース領域110とビツト線106との接続部111およびM
OSトランジスタのドレイン領域120とキヤパシタ200の下
層のキヤパシタ用電極210との接続部121が第１図（ｂ）
に示すように、それぞれＡ−Ａ′線上およびＢ−Ｂ′線
上なるようにずらして配置されている。これにより、第
１図（ｃ），（ｄ）よりわかるように、MOSトランジス
タとビツト線の接続部111上に、キヤパシタ200を配置で
きるようになつた。
以下、第２図により本実施例のメモリセルの作成法を説
明する。
明する。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板上
101に選択酸化法を用いて、メモリセル間を電気的に分
離する厚さ約800nmのSiO2膜102を形成した。その後、MO
Sトランジスタのゲート絶縁膜となるSiO2膜130を1000℃
のドライ酸化雰囲気中で約20nmの厚さに酸化形成した。
その後、MOSトランジスタのしきい値電圧制御のため
に、ボロンをイオン打込みし、更に化学気相成長法（以
下、CVD法と略記）でゲート電極141となる多結晶シリコ
ンを堆積した。次に、第２図（ｂ）に示すように、MOS
トランジスタのゲート電極141およびゲート絶縁膜130を
周知のホトエツチング技術により形成した。多結晶シリ
コンには導電性を持たせるためリンを添加した。その
後、ひ素をイオン打込みしMOSトランジスタのソース領
域110、ドレイン領域120を形成した。なお、第２図にお
ける製造工程を示す他の図において、第２図（ｃ），
（ｄ），（ｅ）の各図は、先の第３図（ｂ）で示した本
発明のメモリセルの平面図のＡ−Ａ′部の断面を示した
ものであり、また第２図（ｆ），（ｇ），（ｈ）の各図
は、第１図（ｂ）のＢ−Ｂ′部の断面を示したものであ
る。第２図（ａ）から（ｂ）までの工程によつてMOSト
ランジスタを作成した後、第２図（ｃ），（ｆ）に示し
たように、基板表面に層間絶縁膜103となるPSG（リンガ
ラス）膜をCVD法で形成し、接続部111となる所定の領域
のみホトエツチング法により接続孔をあけ、タングステ
ンからなるビツト線106を形成した。タングステンは通
常のスパツタ法により形成し、ドライエツチングにより
加工した。次に、第２図（ｄ），（ｇ）に示したよう
に、基板表面に第２の層間絶縁膜104としてPSG膜をCVD
法で堆積し、接続部121となる領域のみ層間絶縁膜103お
よび104をホトエツチングにより開孔した。最後に、同
図（ｅ），（ｈ）に示したようにキヤパシタの電極210
となる多結晶シリコン膜を形成した。この多結晶シリコ
ン膜には、導電性を持たせるためにリンを添加した。次
に、キヤパシタ用誘電体膜220となるSiO2膜を形成しそ
の後キヤパシタの上層のキヤパシタ用電極230となる多
結晶シリコン膜を形成した。この多結晶シリコン膜にも
導電性を持たせるためにリンを添加した。ここで、多結
晶シリコン膜はCVD法で堆積した。キヤパシタ用誘電体
膜220となるSiO2膜は下層のキヤパシタ用電極210となる
多結晶シリコン膜を所定の形状に加工した後、表面を熱
酸化して形成した。
101に選択酸化法を用いて、メモリセル間を電気的に分
離する厚さ約800nmのSiO2膜102を形成した。その後、MO
Sトランジスタのゲート絶縁膜となるSiO2膜130を1000℃
のドライ酸化雰囲気中で約20nmの厚さに酸化形成した。
その後、MOSトランジスタのしきい値電圧制御のため
に、ボロンをイオン打込みし、更に化学気相成長法（以
下、CVD法と略記）でゲート電極141となる多結晶シリコ
ンを堆積した。次に、第２図（ｂ）に示すように、MOS
トランジスタのゲート電極141およびゲート絶縁膜130を
周知のホトエツチング技術により形成した。多結晶シリ
コンには導電性を持たせるためリンを添加した。その
後、ひ素をイオン打込みしMOSトランジスタのソース領
域110、ドレイン領域120を形成した。なお、第２図にお
ける製造工程を示す他の図において、第２図（ｃ），
（ｄ），（ｅ）の各図は、先の第３図（ｂ）で示した本
発明のメモリセルの平面図のＡ−Ａ′部の断面を示した
ものであり、また第２図（ｆ），（ｇ），（ｈ）の各図
は、第１図（ｂ）のＢ−Ｂ′部の断面を示したものであ
る。第２図（ａ）から（ｂ）までの工程によつてMOSト
ランジスタを作成した後、第２図（ｃ），（ｆ）に示し
たように、基板表面に層間絶縁膜103となるPSG（リンガ
ラス）膜をCVD法で形成し、接続部111となる所定の領域
のみホトエツチング法により接続孔をあけ、タングステ
ンからなるビツト線106を形成した。タングステンは通
常のスパツタ法により形成し、ドライエツチングにより
加工した。次に、第２図（ｄ），（ｇ）に示したよう
に、基板表面に第２の層間絶縁膜104としてPSG膜をCVD
法で堆積し、接続部121となる領域のみ層間絶縁膜103お
よび104をホトエツチングにより開孔した。最後に、同
図（ｅ），（ｈ）に示したようにキヤパシタの電極210
となる多結晶シリコン膜を形成した。この多結晶シリコ
ン膜には、導電性を持たせるためにリンを添加した。次
に、キヤパシタ用誘電体膜220となるSiO2膜を形成しそ
の後キヤパシタの上層のキヤパシタ用電極230となる多
結晶シリコン膜を形成した。この多結晶シリコン膜にも
導電性を持たせるためにリンを添加した。ここで、多結
晶シリコン膜はCVD法で堆積した。キヤパシタ用誘電体
膜220となるSiO2膜は下層のキヤパシタ用電極210となる
多結晶シリコン膜を所定の形状に加工した後、表面を熱
酸化して形成した。
本実施例によれば、第１図よりわかるように、メモリセ
ルのほぼ全域にわたつてキヤパシタの電極を配置するこ
とができ、従来に比べメモリセル面積を増加させなくと
もメモリセルの蓄積容量を増加させることができる。
ルのほぼ全域にわたつてキヤパシタの電極を配置するこ
とができ、従来に比べメモリセル面積を増加させなくと
もメモリセルの蓄積容量を増加させることができる。
なお、本実施例では、キヤパシタの誘電体材料としてSi
O2を用いたが、SiO2より誘電率の高いAl2O3やSi3N4やTa
2O5などの材料を単独で使用したり、それらの膜を重ね
合わせて使用したりすれば、SiO2単独の場合より更に大
きな蓄積容量を得ることができる。
O2を用いたが、SiO2より誘電率の高いAl2O3やSi3N4やTa
2O5などの材料を単独で使用したり、それらの膜を重ね
合わせて使用したりすれば、SiO2単独の場合より更に大
きな蓄積容量を得ることができる。
また、本実施例ではキヤパシタ200の下に位置する配線
であるビツト線106の配線材料として高隔点金属である
タングステンを使用した。これは、本配線形成後のキヤ
パシタ電極（多結晶シリコン）作成工程に800℃以上の
高温処理が施されるためである。また、この配線に耐熱
性の優れた配線材料を使用すれば、配線形成後の熱アニ
ール処理を高温で行うことができるようになる。したが
つて、キヤパシタ下部に位置する配線は、耐熱性に優れ
た他の材料、例えばチタン、モリブデン、タンタルなで
の高隔点金属またはこれら高隔点金属の珪化物または導
電性を持たせた多結晶シリコンのいずれかの材料、もし
くはこれらの各配線材料を組み合わせた多層膜であれば
有効である。
であるビツト線106の配線材料として高隔点金属である
タングステンを使用した。これは、本配線形成後のキヤ
パシタ電極（多結晶シリコン）作成工程に800℃以上の
高温処理が施されるためである。また、この配線に耐熱
性の優れた配線材料を使用すれば、配線形成後の熱アニ
ール処理を高温で行うことができるようになる。したが
つて、キヤパシタ下部に位置する配線は、耐熱性に優れ
た他の材料、例えばチタン、モリブデン、タンタルなで
の高隔点金属またはこれら高隔点金属の珪化物または導
電性を持たせた多結晶シリコンのいずれかの材料、もし
くはこれらの各配線材料を組み合わせた多層膜であれば
有効である。
更にまた、本実施例ではキヤパシタの電極材料は導電性
を持たせた多結晶シリコンを適用した。この場合、本実
施例で示したようにキヤパシタの誘電体膜220であるSiO
2膜が、下層のキヤパシタ用電極210（多結晶シリコン）
上に選択的に形成できる利点がある。一方多結晶シリコ
ン上にTa2O5を反応性スパツタ法で形成しようとする
と、多結晶シリコン表面が多少酸化されSiO2とTa2O5の
２層絶縁膜が形成されてしまい、所望の誘電体が得られ
ない欠点がある。この場合には、キヤパシタの電極材料
としてタンタルを使用するとSiO2膜が形成されないため
誘電体の特性が改善される。また、キヤパシタの電極に
耐熱性の優れた電極材料を適用すれば、キヤパシタ作成
後の熱アニール処理を高温で行なうことができ、半導体
中の欠陥を除去して半導体の特性を向上できる利点があ
る。上記した各種の膜の形成法は、上記した方法に限ら
ず、減圧化学気相成長法、分子線エピタキシー法など、
各種材料に適したその他の方法が使えることは言うまで
もない。
を持たせた多結晶シリコンを適用した。この場合、本実
施例で示したようにキヤパシタの誘電体膜220であるSiO
2膜が、下層のキヤパシタ用電極210（多結晶シリコン）
上に選択的に形成できる利点がある。一方多結晶シリコ
ン上にTa2O5を反応性スパツタ法で形成しようとする
と、多結晶シリコン表面が多少酸化されSiO2とTa2O5の
２層絶縁膜が形成されてしまい、所望の誘電体が得られ
ない欠点がある。この場合には、キヤパシタの電極材料
としてタンタルを使用するとSiO2膜が形成されないため
誘電体の特性が改善される。また、キヤパシタの電極に
耐熱性の優れた電極材料を適用すれば、キヤパシタ作成
後の熱アニール処理を高温で行なうことができ、半導体
中の欠陥を除去して半導体の特性を向上できる利点があ
る。上記した各種の膜の形成法は、上記した方法に限ら
ず、減圧化学気相成長法、分子線エピタキシー法など、
各種材料に適したその他の方法が使えることは言うまで
もない。
次に、第５図を用いて、本発明の他の実施例を説明す
る。
る。
本実施例は、複数のメモリセルのキヤパシタの電極を共
通にした場合である。
通にした場合である。
第５図は、MOSトランジスタ100とキヤパシタ200とをそ
れぞれそなけた２つのメモリセルにおいて、キヤパシタ
200の電極230を共通とした場合である。MOSトランジス
タ100はシリコン基板101上のソース領域110、ゲート電
極141、ゲート絶縁膜130およびドレイン領域120とから
構成されている。各MOSトランジスタ100は、素子分離用
絶縁膜102によつて互いに分離されている。キヤパシタ2
00は層間絶縁膜103,104を介して、MOSトランジスタ上に
それぞれ形成されている。キヤパシタ200はキヤパシタ
の電極210,230および誘電体膜220によつて構成されてい
る。本実施例の特徴は、キヤパシタの一方の電極230を
二つのメモリセルで共有していることである。これは、
本発明のように、キヤパシタ200の下にMOSトランジスタ
100及び配線等を形成することで可能になつたのであ
る。キヤパシタ用電極230は、接地又は、一定電位に保
持される。
れぞれそなけた２つのメモリセルにおいて、キヤパシタ
200の電極230を共通とした場合である。MOSトランジス
タ100はシリコン基板101上のソース領域110、ゲート電
極141、ゲート絶縁膜130およびドレイン領域120とから
構成されている。各MOSトランジスタ100は、素子分離用
絶縁膜102によつて互いに分離されている。キヤパシタ2
00は層間絶縁膜103,104を介して、MOSトランジスタ上に
それぞれ形成されている。キヤパシタ200はキヤパシタ
の電極210,230および誘電体膜220によつて構成されてい
る。本実施例の特徴は、キヤパシタの一方の電極230を
二つのメモリセルで共有していることである。これは、
本発明のように、キヤパシタ200の下にMOSトランジスタ
100及び配線等を形成することで可能になつたのであ
る。キヤパシタ用電極230は、接地又は、一定電位に保
持される。
本実施例によれば、キヤパシタの一方の電極230のホト
エツチング工程におけるマスク合わせ余裕が不要とな
り、メモリセル面積の縮小が可能となるとともに、製造
が容易となる。
エツチング工程におけるマスク合わせ余裕が不要とな
り、メモリセル面積の縮小が可能となるとともに、製造
が容易となる。
以上の実施例では、一つのメモリセルには、一つのMOS
トランジスタと一つのキヤパシタが含まれている。しか
し、上記キヤパシタの上に、さらに第２のキヤパシタを
積層することも可能である。
トランジスタと一つのキヤパシタが含まれている。しか
し、上記キヤパシタの上に、さらに第２のキヤパシタを
積層することも可能である。
本発明によれば、キヤパシタの電極面積をメモリセル内
のほぼ全域にわたつて効率良く配置できるので、蓄積容
量を増加させることができる。また、本発明によれば、
キヤパシタを効率良くメモリセル内に配置できるので一
定の容量を確保しつつ従来に比べてメモリセルを更に小
さくすることも可能である。
のほぼ全域にわたつて効率良く配置できるので、蓄積容
量を増加させることができる。また、本発明によれば、
キヤパシタを効率良くメモリセル内に配置できるので一
定の容量を確保しつつ従来に比べてメモリセルを更に小
さくすることも可能である。
更にまた、本発明によれば、キヤパシタの一方の電極に
関しては、電極を貫通する配線が不用となるため、一つ
の共通の電極によつて多数のメモリセルのキヤパシタの
一方の電極とできる。したがつて、キヤパシタの一方の
電極については、ホトエツチング工程が不要となり合わ
せ余裕領域不要となりメモリセル面積の縮小に効果があ
る。また、製造工程の簡略化にも有効である。
関しては、電極を貫通する配線が不用となるため、一つ
の共通の電極によつて多数のメモリセルのキヤパシタの
一方の電極とできる。したがつて、キヤパシタの一方の
電極については、ホトエツチング工程が不要となり合わ
せ余裕領域不要となりメモリセル面積の縮小に効果があ
る。また、製造工程の簡略化にも有効である。
第１図は本発明の実施例を説明するための図、第２図は
本発明の実施例の製造工程を示す断面図、第３図および
第４図は、従来のMOSRAMメモリセルの構造を示す断面
図、第５図は本発明の他の実施例を示す断面図である。 100……MOSトランジスタ、200……キヤパシタ、101……
シリコン基板、102……素子分離用絶縁膜、103,104……
層間絶縁膜、106……ビツト線、110……ソース領域、12
0……ドレイン領域、130……ゲート絶縁膜、140……ワ
ード線、141……ゲート電極、111,121……接続部、210,
230……キヤパシタ用電極、220……キヤパシタ用誘電体
膜。
本発明の実施例の製造工程を示す断面図、第３図および
第４図は、従来のMOSRAMメモリセルの構造を示す断面
図、第５図は本発明の他の実施例を示す断面図である。 100……MOSトランジスタ、200……キヤパシタ、101……
シリコン基板、102……素子分離用絶縁膜、103,104……
層間絶縁膜、106……ビツト線、110……ソース領域、12
0……ドレイン領域、130……ゲート絶縁膜、140……ワ
ード線、141……ゲート電極、111,121……接続部、210,
230……キヤパシタ用電極、220……キヤパシタ用誘電体
膜。
Claims (1)
- 【請求項１】半導体基板に互いに離間して形成された第
１と第２の不純物領域と該不純物領域の間を流れる電流
を制御するゲートとを有するスイッチングトランジスタ
と、 上記ゲートを覆い、上記第１と第２の不純物領域上にそ
れぞれ第１と第２のコンタクト孔を有する第１の絶縁膜
と、 上記第１の絶縁膜上に形成され、上記第１のコンタクト
孔の中心からずれた位置に中心線を有するビット線と、 上記第１の不純物領域と上記ビット線とを電気的に接続
するために上記第１のコンタクト孔を覆って形成された
導電膜と、 上記第２のコンタクト孔を介して電気的に接続され、上
記ビット線上にまで伸延して形成された第１の電極と該
第１の電極上に形成されたキャパシタ絶縁膜と該キャパ
シタ絶縁膜上に形成された第２の電極とを有する蓄積容
量とを備えた半導体記憶装置において、 上記半導体記憶装置を鉛直上方からみて、 上記ビット線の主要部は幅Ｗを有し、上記第１のコンタ
クト孔の中心は該ビット線の幅Ｗ内に位置し、 かつ上記第１と第２のコンタクト孔とは、該ビット線に
垂直な線へ該第１と第２のコンタクト孔とを投影したと
きに互いに重なりあう部分がない位置に設けられている
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285513A JPH0691219B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285513A JPH0691219B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145765A JPS62145765A (ja) | 1987-06-29 |
| JPH0691219B2 true JPH0691219B2 (ja) | 1994-11-14 |
Family
ID=17692498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285513A Expired - Fee Related JPH0691219B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691219B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
| JPH07118520B2 (ja) * | 1987-11-30 | 1995-12-18 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| US5374576A (en) * | 1988-12-21 | 1994-12-20 | Hitachi, Ltd. | Method of fabricating stacked capacitor cell memory devices |
| JP2755591B2 (ja) * | 1988-03-25 | 1998-05-20 | 株式会社東芝 | 半導体記憶装置 |
| JPH01248556A (ja) * | 1988-03-29 | 1989-10-04 | Nec Corp | 半導体記憶装置 |
| JP2754642B2 (ja) * | 1988-12-28 | 1998-05-20 | 富士通株式会社 | ダイナミック型半導体記憶装置 |
| JP2846286B2 (ja) * | 1996-05-20 | 1999-01-13 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
| JP2839874B2 (ja) * | 1996-09-17 | 1998-12-16 | 株式会社日立製作所 | 半導体記憶装置 |
| JP5990130B2 (ja) * | 2013-05-15 | 2016-09-07 | 富士通株式会社 | 半導体記憶装置 |
-
1985
- 1985-12-20 JP JP60285513A patent/JPH0691219B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145765A (ja) | 1987-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |