JP2931612B2 - 半導体記憶装置 - Google Patents
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置に係わり、特に積層型のダ
イナミックRAM（以後、DRAMと称す）に関する。
イナミックRAM（以後、DRAMと称す）に関する。
（従来の技術） DRAMは高集積化の一途を辿り、それに伴ってキャパシ
タ面積が減少して、メモリ内容の誤読み出しや、放射線
によるデータ破壊等が大きい問題になっている。このよ
うな問題を解決するため、キャパシタに様々な構造を持
たせる提案がなされている。その一つが積層型キャパシ
タ・セル構造である。これは、素子分離された半導体基
板上に、まずMOSトランジスタを形成し、その上を絶縁
膜で覆ってこれにコンタクト孔を開け、MOSトランジス
タのソースまたはドレイン拡散層にコンタクトする下部
キャパシタ電極を形成し、さらにキャパシタ絶縁膜を介
して上部キャパシタ電極を形成して、キャパシタ・セル
を構成する。
タ面積が減少して、メモリ内容の誤読み出しや、放射線
によるデータ破壊等が大きい問題になっている。このよ
うな問題を解決するため、キャパシタに様々な構造を持
たせる提案がなされている。その一つが積層型キャパシ
タ・セル構造である。これは、素子分離された半導体基
板上に、まずMOSトランジスタを形成し、その上を絶縁
膜で覆ってこれにコンタクト孔を開け、MOSトランジス
タのソースまたはドレイン拡散層にコンタクトする下部
キャパシタ電極を形成し、さらにキャパシタ絶縁膜を介
して上部キャパシタ電極を形成して、キャパシタ・セル
を構成する。
このような従来の積層型キャパシタ・セル構造を第５
図に示す。
図に示す。
第５図について説明すると、例えばｐ型半導体基板10
1上にはフィールド絶縁膜102が形成され、フィールド絶
縁膜102下には、高濃度p+型反転防止層103が形成されて
いる。上記フィールド絶縁膜102によって囲まれた領域
が素子領域となる。素子領域上には、ｎ型ソース／ドレ
イン拡散層104（1041〜1043）が形成されている。この
ｎ型ソース／ドレイン拡散層1041〜1043の各相互間に形
成されるチャネル領域上には、ゲート絶縁膜105（10
51、1052）が形成されている。これらのゲート絶縁膜10
5上には、スイッチング機能を持つMOSトランジスタのゲ
ート電極（ワード線）106（1061、1062）が形成され、
また、上記フィールド絶縁膜102上には、他のキャパシ
タ・セルのゲート電極（ワード線）1063、1064が形成さ
れている。これらのゲート電極106上には、下部キャパ
シタ電極および上部キャパシタ電極と、ゲート電極とを
互いに電気的に分離するための層間絶縁膜107が形成さ
れている。この層間絶縁膜107上には、この層間絶縁膜1
07に開孔されたコンタクト孔を通して、上記ｎ型ソース
／ドレイン拡散層1041および1042にコンタクトする下部
キャパシタ電極108（1081,1082）が形成されている。こ
の下部キャパシタ電極108上には、キャパシタの誘電体
となるキャパシタ絶縁膜109（1091、1092）が形成され
ている。これらのキャパシタ絶縁膜109上には、上部キ
ャパシタ電極110が形成されている。この上部キャパシ
タ電極110には、ｎ型ソース／ドレイン拡散層1042に対
応した開孔部（図中の円113内に示す）が形成されてい
る。これは、後にビット線コンタクト孔が開孔される領
域となる。この上部キャパシタ電極110上には、層間絶
縁膜111が形成されている。この層間絶縁膜111には、上
記ｎ型ソース／ドレイン拡散層1042に対して開孔された
コンタクト孔が開孔されており、このコンタクト孔内部
には、上記ｎ型ソース／ドレイン拡散層1042に電気的に
接続されるビット線112が形成されている。
1上にはフィールド絶縁膜102が形成され、フィールド絶
縁膜102下には、高濃度p+型反転防止層103が形成されて
いる。上記フィールド絶縁膜102によって囲まれた領域
が素子領域となる。素子領域上には、ｎ型ソース／ドレ
イン拡散層104（1041〜1043）が形成されている。この
ｎ型ソース／ドレイン拡散層1041〜1043の各相互間に形
成されるチャネル領域上には、ゲート絶縁膜105（10
51、1052）が形成されている。これらのゲート絶縁膜10
5上には、スイッチング機能を持つMOSトランジスタのゲ
ート電極（ワード線）106（1061、1062）が形成され、
また、上記フィールド絶縁膜102上には、他のキャパシ
タ・セルのゲート電極（ワード線）1063、1064が形成さ
れている。これらのゲート電極106上には、下部キャパ
シタ電極および上部キャパシタ電極と、ゲート電極とを
互いに電気的に分離するための層間絶縁膜107が形成さ
れている。この層間絶縁膜107上には、この層間絶縁膜1
07に開孔されたコンタクト孔を通して、上記ｎ型ソース
／ドレイン拡散層1041および1042にコンタクトする下部
キャパシタ電極108（1081,1082）が形成されている。こ
の下部キャパシタ電極108上には、キャパシタの誘電体
となるキャパシタ絶縁膜109（1091、1092）が形成され
ている。これらのキャパシタ絶縁膜109上には、上部キ
ャパシタ電極110が形成されている。この上部キャパシ
タ電極110には、ｎ型ソース／ドレイン拡散層1042に対
応した開孔部（図中の円113内に示す）が形成されてい
る。これは、後にビット線コンタクト孔が開孔される領
域となる。この上部キャパシタ電極110上には、層間絶
縁膜111が形成されている。この層間絶縁膜111には、上
記ｎ型ソース／ドレイン拡散層1042に対して開孔された
コンタクト孔が開孔されており、このコンタクト孔内部
には、上記ｎ型ソース／ドレイン拡散層1042に電気的に
接続されるビット線112が形成されている。
上記のような積層型キャパシタ・セル構造では、平面
的にはキャパシタ・セルの占有面積を増大することな
く、下部キャパシタ電極の表面積を大きくして、キャパ
シタの実質的な面積を補償することができる。しかしな
がら、上記のような従来の積層型キャパシタ・セル構造
では、キャパシタ容量いっそうの増大を進める場合に以
下のような問題があった。
的にはキャパシタ・セルの占有面積を増大することな
く、下部キャパシタ電極の表面積を大きくして、キャパ
シタの実質的な面積を補償することができる。しかしな
がら、上記のような従来の積層型キャパシタ・セル構造
では、キャパシタ容量いっそうの増大を進める場合に以
下のような問題があった。
すなわち、ビット線112を、ソース／ドレイン拡散層1
042にコンタクトさせるために、上部キャパシタ電極110
に対して、第５図中の円113内に図示する開孔部を形成
しなければならない。しかも、この開孔部においては、
ビット線112と、上部キャパシタ電極110とを、互いに絶
縁する層間絶縁膜111が必要である。この結果、上記開
孔部の面積は大きいものとなり、キャパシタ容量の低下
を招く。今後、いっそうの高集積化、すなわち素子の微
細化が進むと、上記開孔部によりもたらされるキャパシ
タ容量の低下は、半導体記憶装置の信頼性、特にメモリ
内容の誤読み出しや、放射線によるデータ破壊に関する
信頼性に多大な影響を及ぼすものと考えられる。
042にコンタクトさせるために、上部キャパシタ電極110
に対して、第５図中の円113内に図示する開孔部を形成
しなければならない。しかも、この開孔部においては、
ビット線112と、上部キャパシタ電極110とを、互いに絶
縁する層間絶縁膜111が必要である。この結果、上記開
孔部の面積は大きいものとなり、キャパシタ容量の低下
を招く。今後、いっそうの高集積化、すなわち素子の微
細化が進むと、上記開孔部によりもたらされるキャパシ
タ容量の低下は、半導体記憶装置の信頼性、特にメモリ
内容の誤読み出しや、放射線によるデータ破壊に関する
信頼性に多大な影響を及ぼすものと考えられる。
（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、
その目的は、ビット線コンタクト開孔面積分のキャパシ
タ容量の低下をなくし、平面的に見て最大のキャパシタ
容量が得られる構造を持ち、集積度の向上に、信頼性を
損なうことなく対応し得る積層型キャパシタ・セルを具
備する半導体記憶装置を提供することにある。
その目的は、ビット線コンタクト開孔面積分のキャパシ
タ容量の低下をなくし、平面的に見て最大のキャパシタ
容量が得られる構造を持ち、集積度の向上に、信頼性を
損なうことなく対応し得る積層型キャパシタ・セルを具
備する半導体記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、請求項１に係る発明で
は、第１導電型の半導体基板と、前記基板表面に露呈し
て形成された第２導電型の第１、第２の半導体領域と、
前記第１、第２の半導体領域の間の前記基板内に形成さ
れたチャネル領域と、前記チャネル領域上に形成された
第１の絶縁膜と、前記第１の絶縁膜上に形成されたゲー
ト電極と、前記ゲート電極を被覆して形成された第１及
び第２の層間絶縁膜と、前記第２の層間絶縁膜に沿い、
かつ前記第１の半導体領域に接触して形成されたビット
線と、前記ビット線を被覆して形成され、前記ビット線
上で前記第１及び第２の層間絶縁膜、並びに前記ゲート
電極の厚みに起因した段差部を有する第３の層間絶縁膜
と、前記第２、第３の層間絶縁膜に沿い、かつ前記第２
の半導体領域に接して形成され、かつ前記第３の層間絶
縁膜における段差部にかかるまで延在された下部キャパ
シタ電極と、前記下部キャパシタ電極の露出表面に形成
されたキャパシタ絶縁膜と、前記下部キャパシタ電極に
対向して形成された上部キャパシタ電極と、を有する積
層型キャパシタ・セルを具備することを特徴とする。
は、第１導電型の半導体基板と、前記基板表面に露呈し
て形成された第２導電型の第１、第２の半導体領域と、
前記第１、第２の半導体領域の間の前記基板内に形成さ
れたチャネル領域と、前記チャネル領域上に形成された
第１の絶縁膜と、前記第１の絶縁膜上に形成されたゲー
ト電極と、前記ゲート電極を被覆して形成された第１及
び第２の層間絶縁膜と、前記第２の層間絶縁膜に沿い、
かつ前記第１の半導体領域に接触して形成されたビット
線と、前記ビット線を被覆して形成され、前記ビット線
上で前記第１及び第２の層間絶縁膜、並びに前記ゲート
電極の厚みに起因した段差部を有する第３の層間絶縁膜
と、前記第２、第３の層間絶縁膜に沿い、かつ前記第２
の半導体領域に接して形成され、かつ前記第３の層間絶
縁膜における段差部にかかるまで延在された下部キャパ
シタ電極と、前記下部キャパシタ電極の露出表面に形成
されたキャパシタ絶縁膜と、前記下部キャパシタ電極に
対向して形成された上部キャパシタ電極と、を有する積
層型キャパシタ・セルを具備することを特徴とする。
また、請求項２に係る発明では、請求項１に係る発明
において、前記第２、第３の層間絶縁膜に沿い、かつ前
記第３の層間絶縁膜における段差部にかかるまで延在さ
れた前記下部キャパシタ電極は、前記ビット線側面の基
板厚方向垂線の延長線上方にかかり、かつ前記ビット線
の上方まで、さらに延在されていることを特徴とする。
において、前記第２、第３の層間絶縁膜に沿い、かつ前
記第３の層間絶縁膜における段差部にかかるまで延在さ
れた前記下部キャパシタ電極は、前記ビット線側面の基
板厚方向垂線の延長線上方にかかり、かつ前記ビット線
の上方まで、さらに延在されていることを特徴とする。
また、請求項３に係る発明では、請求項１および請求
項２いずれかに係る発明において、前記ビット線は、前
記第２及び第３の絶縁膜の内部に埋め込まれていること
を特徴とする。
項２いずれかに係る発明において、前記ビット線は、前
記第２及び第３の絶縁膜の内部に埋め込まれていること
を特徴とする。
また、請求項４に係る発明では、請求項１乃至請求項
３のいずれか一つに係る発明において、前記下部キャパ
シタ電極は、前記第２の半導体領域の上方にてその周辺
部の第３の層間絶縁膜の上面を越えるまで堆積されてい
ることを特徴とする。
３のいずれか一つに係る発明において、前記下部キャパ
シタ電極は、前記第２の半導体領域の上方にてその周辺
部の第３の層間絶縁膜の上面を越えるまで堆積されてい
ることを特徴とする。
また、上記目的を達成するために、この発明の請求項
５に係る発明では、第１導電型の半導体基板と、前記基
板表面に露呈して形成された第２導電型の第１、第２の
半導体領域と、前記第１、第２の半導体領域の間の前記
基板内に形成されたチャネル領域と、前記チャネル領域
上に形成された第１の絶縁膜と、前記第１の絶縁膜上に
形成されたゲート電極と、前記ゲート電極を被覆して形
成された第２の絶縁膜と、前記第２の絶縁膜に沿い、か
つ前記第１の半導体領域に接触して形成されたビット線
と、前記ビット線を被覆して形成され、前記ビット線上
で前記第２の絶縁膜、並びに前記ゲート電極の厚みに起
因した段差部を有する第３の絶縁膜と、前記第２、第３
の絶縁膜に沿い、かつ前記第２の半導体領域に接して形
成され、かつ前記第３の絶縁膜における段差部にかかる
まで延在された下部キャパシタ電極と、前記下部キャパ
シタ電極の露出表面に形成されたキャパシタ絶縁膜と、
前記下部キャパシタ電極に対向して形成された上部キャ
パシタ電極と、を有する積層型キャパシタ・セルを具備
することを特徴とする。
５に係る発明では、第１導電型の半導体基板と、前記基
板表面に露呈して形成された第２導電型の第１、第２の
半導体領域と、前記第１、第２の半導体領域の間の前記
基板内に形成されたチャネル領域と、前記チャネル領域
上に形成された第１の絶縁膜と、前記第１の絶縁膜上に
形成されたゲート電極と、前記ゲート電極を被覆して形
成された第２の絶縁膜と、前記第２の絶縁膜に沿い、か
つ前記第１の半導体領域に接触して形成されたビット線
と、前記ビット線を被覆して形成され、前記ビット線上
で前記第２の絶縁膜、並びに前記ゲート電極の厚みに起
因した段差部を有する第３の絶縁膜と、前記第２、第３
の絶縁膜に沿い、かつ前記第２の半導体領域に接して形
成され、かつ前記第３の絶縁膜における段差部にかかる
まで延在された下部キャパシタ電極と、前記下部キャパ
シタ電極の露出表面に形成されたキャパシタ絶縁膜と、
前記下部キャパシタ電極に対向して形成された上部キャ
パシタ電極と、を有する積層型キャパシタ・セルを具備
することを特徴とする。
また、請求項６に係る発明では、請求項５に係る発明
において、前記下部キャパシタ電極の厚みが300〜600nm
であることを特徴とする。
において、前記下部キャパシタ電極の厚みが300〜600nm
であることを特徴とする。
また、請求項７に係る発明では、請求項５および請求
項６いずれかに係る発明において、前記下部キャパシタ
電極は、前記第３の絶縁膜に設けられたコンタクト孔を
通して前記第２の半導体領域に接するように形成され、
かつこのコンタクト孔を完全に充填していることを特徴
とする。
項６いずれかに係る発明において、前記下部キャパシタ
電極は、前記第３の絶縁膜に設けられたコンタクト孔を
通して前記第２の半導体領域に接するように形成され、
かつこのコンタクト孔を完全に充填していることを特徴
とする。
また、請求項８に係る発明では、前記下部キャパシタ
電極は、前記ビット線側面の基板厚方向垂線の延長方向
にかかり、かつ前記ビット線の上方まで、さらに延在さ
れていることを特徴とする。
電極は、前記ビット線側面の基板厚方向垂線の延長方向
にかかり、かつ前記ビット線の上方まで、さらに延在さ
れていることを特徴とする。
また、請求項９に係る発明では、前記下部キャパシタ
電極は、前記第２の半導体領域の上方にてその表面が実
質的に平坦化されていることを特徴とする。
電極は、前記第２の半導体領域の上方にてその表面が実
質的に平坦化されていることを特徴とする。
また、上記目的を達成するために、この発明の請求項
10に係る発明では、第１導電型の半導体基板と、前記基
板表面に露呈して形成された第２導電型の第１、第２の
半導体領域と、前記第１、第２の半導体領域の間の前記
基板内に形成されたチャネル領域と、前記チャネル領域
上に形成された第１の絶縁膜と、前記第１の絶縁膜上に
形成されたゲート電極と、前記ゲート電極を被覆して形
成された第２の絶縁膜と、前記基板および前記第２の絶
縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜
に形成され、前記第２の絶縁膜上方にかかり、かつ前記
第１の半導体領域に通じる開口部と、前記開口内に形成
され、前記第１の半導体領域に接触して形成されたビッ
ト線と、前記第３の絶縁膜および前記ビット線上に形成
された第４の絶縁膜と、前記第４の絶縁膜上に形成され
るとともに、この第４の絶縁膜を介して前記開口内の前
記ビット線上方にかかり、かつこのビット線上方にかか
る部分において、前記ビット線上面の形状を反映した形
状を有する、前記第２の半導体領域に接して形成された
下部キャパシタ電極と、前記下部キャパシタ電極の露出
表面に形成されたキャパシタ絶縁膜と、前記下部キャパ
シタ電極に対向して形成された上部キャパシタ電極とを
有する積層型キャパシタ・セルを具備することを特徴と
する。
10に係る発明では、第１導電型の半導体基板と、前記基
板表面に露呈して形成された第２導電型の第１、第２の
半導体領域と、前記第１、第２の半導体領域の間の前記
基板内に形成されたチャネル領域と、前記チャネル領域
上に形成された第１の絶縁膜と、前記第１の絶縁膜上に
形成されたゲート電極と、前記ゲート電極を被覆して形
成された第２の絶縁膜と、前記基板および前記第２の絶
縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜
に形成され、前記第２の絶縁膜上方にかかり、かつ前記
第１の半導体領域に通じる開口部と、前記開口内に形成
され、前記第１の半導体領域に接触して形成されたビッ
ト線と、前記第３の絶縁膜および前記ビット線上に形成
された第４の絶縁膜と、前記第４の絶縁膜上に形成され
るとともに、この第４の絶縁膜を介して前記開口内の前
記ビット線上方にかかり、かつこのビット線上方にかか
る部分において、前記ビット線上面の形状を反映した形
状を有する、前記第２の半導体領域に接して形成された
下部キャパシタ電極と、前記下部キャパシタ電極の露出
表面に形成されたキャパシタ絶縁膜と、前記下部キャパ
シタ電極に対向して形成された上部キャパシタ電極とを
有する積層型キャパシタ・セルを具備することを特徴と
する。
また、請求項11に係る発明では、前記下部キャパシタ
電極は、前記第３、第４の絶縁膜に設けられたコンタク
ト孔を通して前記第２の半導体領域に接するように形成
され、かつこのコンタクト孔を完全に充填していること
を特徴とする。
電極は、前記第３、第４の絶縁膜に設けられたコンタク
ト孔を通して前記第２の半導体領域に接するように形成
され、かつこのコンタクト孔を完全に充填していること
を特徴とする。
また、請求項12に係る発明では、前記ゲート電極上に
おける前記第２の絶縁膜の厚みは、フイールド絶縁膜上
よりも素子領域上で厚くなっていることを特徴とする。
おける前記第２の絶縁膜の厚みは、フイールド絶縁膜上
よりも素子領域上で厚くなっていることを特徴とする。
（作 用） 上記請求項１乃至請求項４に係る発明によれば、第２
の層間絶縁膜に沿い、かつ第１の半導体領域に接触して
形成されたビット線と、このビット線を被覆して形成さ
れるとともに、このビット線上で、第１及び第２の層間
絶縁膜、並びにゲート電極の厚みに起因した段差部を有
する第３の層間絶縁膜と、上記段差部にかかる下部キャ
パシタ電極とを持つ。このような上記段差部にかかった
下部キャパシタ電極では、上記段差部まで平面的に拡げ
られるとともに、上記段差部においては、その深さ方向
に拡がる。このように平面的に拡げられるだけでなく、
段差部の深さ方向にも拡がった下部キャパシタ電極を有
することで、下部キャパシタ電極と上部キャパシタ電極
との対向面積は増加し、キャパシタの容量が増す。
の層間絶縁膜に沿い、かつ第１の半導体領域に接触して
形成されたビット線と、このビット線を被覆して形成さ
れるとともに、このビット線上で、第１及び第２の層間
絶縁膜、並びにゲート電極の厚みに起因した段差部を有
する第３の層間絶縁膜と、上記段差部にかかる下部キャ
パシタ電極とを持つ。このような上記段差部にかかった
下部キャパシタ電極では、上記段差部まで平面的に拡げ
られるとともに、上記段差部においては、その深さ方向
に拡がる。このように平面的に拡げられるだけでなく、
段差部の深さ方向にも拡がった下部キャパシタ電極を有
することで、下部キャパシタ電極と上部キャパシタ電極
との対向面積は増加し、キャパシタの容量が増す。
また、請求項５乃至請求項９に係る発明によれば、請
求項１乃至請求項４に係る発明と同様な作用が得られる
とともに、第２、第３の絶縁膜に沿い、かつ前記第２の
半導体領域に接して形成され、かつ第２の半導体領域の
上方にてその周辺部の第３の絶縁膜の上面を越えるまで
堆積された下部キャパシタ電極を持つ。このような第２
の半導体領域の上方にて、その周辺部の第３の絶縁膜の
上面を越えるまで堆積された下部キャパシタ電極では、
例えば300nm〜600nmというように、厚く形成される。こ
のように厚く形成された下部キャパシタ電極を有するこ
とで、下部キャパシタ電極と上部キャパシタ電極との対
向面積は増加し、キャパシタの容量が増す。
求項１乃至請求項４に係る発明と同様な作用が得られる
とともに、第２、第３の絶縁膜に沿い、かつ前記第２の
半導体領域に接して形成され、かつ第２の半導体領域の
上方にてその周辺部の第３の絶縁膜の上面を越えるまで
堆積された下部キャパシタ電極を持つ。このような第２
の半導体領域の上方にて、その周辺部の第３の絶縁膜の
上面を越えるまで堆積された下部キャパシタ電極では、
例えば300nm〜600nmというように、厚く形成される。こ
のように厚く形成された下部キャパシタ電極を有するこ
とで、下部キャパシタ電極と上部キャパシタ電極との対
向面積は増加し、キャパシタの容量が増す。
また、請求項10乃至請求項12に係る発明によれば、第
４の絶縁膜上に形成されるとともに、この第４の絶縁膜
を介して開口内のビット線上方にかかり、かつこのビッ
ト線上方にかかる部分において、ビット線上面の形状を
反映した形状を有する、下部キャパシタ電極を持つ。こ
のような下部キャパシタ電極によれば、特にビット線上
方にかかる部分において、下部キャパシタ電極と上部キ
ャパシタ電極との対向面積を増加させることができ、キ
ャパシタの容量が増す。
４の絶縁膜上に形成されるとともに、この第４の絶縁膜
を介して開口内のビット線上方にかかり、かつこのビッ
ト線上方にかかる部分において、ビット線上面の形状を
反映した形状を有する、下部キャパシタ電極を持つ。こ
のような下部キャパシタ電極によれば、特にビット線上
方にかかる部分において、下部キャパシタ電極と上部キ
ャパシタ電極との対向面積を増加させることができ、キ
ャパシタの容量が増す。
（実施例） 以下、図面を参照して、この発明の実施例例に係わる
半導体記憶装置について説明する。
半導体記憶装置について説明する。
第１図は、第１の実施例に係わる半導体記憶装置の、
特に２ビット分のキャパシタ・セルに着目して示した平
面図である。第２図は、第１図中のＡ−Ａ′線に沿う断
面図である。
特に２ビット分のキャパシタ・セルに着目して示した平
面図である。第２図は、第１図中のＡ−Ａ′線に沿う断
面図である。
第１図および第２図に示すように、例えばｐ型半導体
基板１上にはフィールド絶縁膜２が形成され、このフィ
ールド絶縁膜２下には、高濃度p+型反転防止層３が形成
されている。上記フィールド絶縁膜２によって囲まれた
領域が素子領域（第１図中に、参照符号17を付して図示
する）となる。素子領域上には、ｎ型ソース／ドレイン
拡散層４（41〜43）が形成されている。このｎ型ソース
／ドレイン拡散層41〜43各相互間に形成されるチャネル
領域上には、ゲート絶縁膜５（52、52）が形成されてい
る。これらのゲート絶縁膜５上には、スイッチング機能
を持つMOSトランジスタのゲート電極（以下ワード線と
称する）６（61、62）が形成され、また、上記フィール
ド絶縁膜102上には、他のキャパシタ・セルのゲート電
極（以下ワード線と称する）63、64が形成されている。
ワード線６を構成する材料には、例えばポリシリコン等
が用いられる。これらのワード線６上には、下部キャパ
シタ電極およびビット線と、ゲート電極とを互いに電気
的に分離するための第１の層間絶縁膜７が形成されてい
る。この第１の層間絶縁膜７と、ワード線６とからなる
積層体の側面には、サイドウォール状に形成された側部
絶縁膜８が形成されている。素子領域に面して、あるい
は素子領域上に形成されている側部絶縁膜８には、上記
ソース／ドレイン拡散層４に対するコンタクトのずれを
補償するためのパッド電極９が形成されている。パッド
電極９を構成する材料には、例えばポリシリコン等が用
いられるが、他の導電性材料であっても構わない。これ
らの第１の層間絶縁膜７、側部絶縁膜８、およびパッド
電極９上には、第２の層間絶縁膜10が形成されている。
この第２の層間絶縁膜10には、上記パッド電極９を介し
て、ソース／ドレイン拡散層42に通じるコンタクト孔が
形成されている。このソース／ドレイン拡散層42に通じ
るコンタクト孔内には、ビット線11が形成されている。
このビット線11を構成する材料には、例えばアルミニウ
ムが用いられるが、他の導電性材料であっても良いし、
ポリシリコンと、シリサイドとの積層構造膜、いわゆる
ポリサイド膜であっても構わない。ビット線11上には、
第３の層間絶縁膜12が形成され、ビット線11が第２と、
第３の層間絶縁膜の内部に埋め込まれた形となってい
る。第３の層間絶縁膜12および第２の層間絶縁膜10に
は、これらの２つを貫通して、上記パッド電極９を介
し、ソース／ドレイン拡散層41、43に通じるコンタクト
孔が形成されている。このソース／ドレイン拡散層41、
43に通じるコンタクト孔内には、下部キャパシタ電極13
（131、132）が形成されている。下部キャパシタ電極13
を構成する材料には、例えばポリシリコンが用いられ
る。下部キャパシタ電極131、132は、上記ワード線61〜
64のチャネル方向断面を覆い、かつ上記ビット線11と、
ソース／ドレイン拡散層42との接続部上に生じている段
差部に延在する形で形成されている。ここで、下部キャ
パシタ電極131、132と、上記ビット線11とは、第３層層
間絶縁膜12によって、互いに電気的に分離されている。
下部キャパシタ電極131、132の表面には、キャパシタの
誘電体となるキャパシタ絶縁膜14（141、142）が形成さ
れ、その上部には、上部キャパシタ電極15が形成されて
いる。また、上部キャパシタ電極15は、DRAMのキャパシ
タ・セル上全てを覆う形で形成されている。
基板１上にはフィールド絶縁膜２が形成され、このフィ
ールド絶縁膜２下には、高濃度p+型反転防止層３が形成
されている。上記フィールド絶縁膜２によって囲まれた
領域が素子領域（第１図中に、参照符号17を付して図示
する）となる。素子領域上には、ｎ型ソース／ドレイン
拡散層４（41〜43）が形成されている。このｎ型ソース
／ドレイン拡散層41〜43各相互間に形成されるチャネル
領域上には、ゲート絶縁膜５（52、52）が形成されてい
る。これらのゲート絶縁膜５上には、スイッチング機能
を持つMOSトランジスタのゲート電極（以下ワード線と
称する）６（61、62）が形成され、また、上記フィール
ド絶縁膜102上には、他のキャパシタ・セルのゲート電
極（以下ワード線と称する）63、64が形成されている。
ワード線６を構成する材料には、例えばポリシリコン等
が用いられる。これらのワード線６上には、下部キャパ
シタ電極およびビット線と、ゲート電極とを互いに電気
的に分離するための第１の層間絶縁膜７が形成されてい
る。この第１の層間絶縁膜７と、ワード線６とからなる
積層体の側面には、サイドウォール状に形成された側部
絶縁膜８が形成されている。素子領域に面して、あるい
は素子領域上に形成されている側部絶縁膜８には、上記
ソース／ドレイン拡散層４に対するコンタクトのずれを
補償するためのパッド電極９が形成されている。パッド
電極９を構成する材料には、例えばポリシリコン等が用
いられるが、他の導電性材料であっても構わない。これ
らの第１の層間絶縁膜７、側部絶縁膜８、およびパッド
電極９上には、第２の層間絶縁膜10が形成されている。
この第２の層間絶縁膜10には、上記パッド電極９を介し
て、ソース／ドレイン拡散層42に通じるコンタクト孔が
形成されている。このソース／ドレイン拡散層42に通じ
るコンタクト孔内には、ビット線11が形成されている。
このビット線11を構成する材料には、例えばアルミニウ
ムが用いられるが、他の導電性材料であっても良いし、
ポリシリコンと、シリサイドとの積層構造膜、いわゆる
ポリサイド膜であっても構わない。ビット線11上には、
第３の層間絶縁膜12が形成され、ビット線11が第２と、
第３の層間絶縁膜の内部に埋め込まれた形となってい
る。第３の層間絶縁膜12および第２の層間絶縁膜10に
は、これらの２つを貫通して、上記パッド電極９を介
し、ソース／ドレイン拡散層41、43に通じるコンタクト
孔が形成されている。このソース／ドレイン拡散層41、
43に通じるコンタクト孔内には、下部キャパシタ電極13
（131、132）が形成されている。下部キャパシタ電極13
を構成する材料には、例えばポリシリコンが用いられ
る。下部キャパシタ電極131、132は、上記ワード線61〜
64のチャネル方向断面を覆い、かつ上記ビット線11と、
ソース／ドレイン拡散層42との接続部上に生じている段
差部に延在する形で形成されている。ここで、下部キャ
パシタ電極131、132と、上記ビット線11とは、第３層層
間絶縁膜12によって、互いに電気的に分離されている。
下部キャパシタ電極131、132の表面には、キャパシタの
誘電体となるキャパシタ絶縁膜14（141、142）が形成さ
れ、その上部には、上部キャパシタ電極15が形成されて
いる。また、上部キャパシタ電極15は、DRAMのキャパシ
タ・セル上全てを覆う形で形成されている。
第１の実施例にかかる装置では、以上ような構造の積
層型キャパシタ・セルを具備している。
層型キャパシタ・セルを具備している。
このような構造の積層型キャパシタ・セルであると、
ビット線11が、下部キャパシタ電極13、および上部キャ
パシタ電極15からなるMOSキャパシタの下方に形成され
ている。したがって、上部キャパシタ電極15に対して、
従来の積層型キャパシタ・セルのように、ビット線11の
コンタクトのための開孔部を形成する必要はない。この
結果、上部キャパシタ電極15は、図示するように、DRAM
のキャパシタ・セル上全てを覆う形にて形成することが
可能となり、平面的に見て最大のキャパシタ容量が得ら
れる構造となる。なお、下部キャパシタ電極13は、上記
ワード線61〜64のチャネル方向断面を覆う形で形成され
ている。
ビット線11が、下部キャパシタ電極13、および上部キャ
パシタ電極15からなるMOSキャパシタの下方に形成され
ている。したがって、上部キャパシタ電極15に対して、
従来の積層型キャパシタ・セルのように、ビット線11の
コンタクトのための開孔部を形成する必要はない。この
結果、上部キャパシタ電極15は、図示するように、DRAM
のキャパシタ・セル上全てを覆う形にて形成することが
可能となり、平面的に見て最大のキャパシタ容量が得ら
れる構造となる。なお、下部キャパシタ電極13は、上記
ワード線61〜64のチャネル方向断面を覆う形で形成され
ている。
さらに、下部キャパシタ電極13は、図中の円16内に示
すように、ビット線11と、ソース／ドレイン拡散層42と
の接続部上に生じている段差部にかかって形成されてい
る。すなわち、下部キャパシタ電極13は、上記段差部内
に落ち込んだ形状にて形成されるため、これには曲面が
存在することになる。下部キャパシタ電極13に曲面が存
在するということは、断面的に見ても、上部キャパシタ
電極15との対向面積が増加することを意味する。つま
り、この第１の実施例にかかる半導体記憶装置が具備す
るキャパシタ・セルでは、ビット線11と、ソース／ドレ
イン拡散層42との接続部上に必然的に生じる段差部を、
積極的に、かつ有効に利用することによって、キャパシ
タ容量増加の要求を無理なく達成しているのである。し
たがって、DRAMの高集積化の進行に伴うキャパシタ容量
の低下の問題が、平面的にも、断面的にもキャパシタ容
量が大きくなることによって補償され、半導体記憶装置
の信頼性、特にメモリ内容の誤読み出しや、放射線によ
るデータ破壊に関する信頼性を損なうことなく集積度の
向上への対応が可能となる。
すように、ビット線11と、ソース／ドレイン拡散層42と
の接続部上に生じている段差部にかかって形成されてい
る。すなわち、下部キャパシタ電極13は、上記段差部内
に落ち込んだ形状にて形成されるため、これには曲面が
存在することになる。下部キャパシタ電極13に曲面が存
在するということは、断面的に見ても、上部キャパシタ
電極15との対向面積が増加することを意味する。つま
り、この第１の実施例にかかる半導体記憶装置が具備す
るキャパシタ・セルでは、ビット線11と、ソース／ドレ
イン拡散層42との接続部上に必然的に生じる段差部を、
積極的に、かつ有効に利用することによって、キャパシ
タ容量増加の要求を無理なく達成しているのである。し
たがって、DRAMの高集積化の進行に伴うキャパシタ容量
の低下の問題が、平面的にも、断面的にもキャパシタ容
量が大きくなることによって補償され、半導体記憶装置
の信頼性、特にメモリ内容の誤読み出しや、放射線によ
るデータ破壊に関する信頼性を損なうことなく集積度の
向上への対応が可能となる。
次に、上記第１の実施例にかかる半導体記憶装置の製
造方法について、第３図（ａ）ないし、第３図（ｅ）を
参照して説明する。
造方法について、第３図（ａ）ないし、第３図（ｅ）を
参照して説明する。
第３図（ａ）ないし第３図（ｅ）は、特に２ビット分
のキャパシタ・セルに着目し、製造工程順に示した断面
図である。第３図（ａ）ないし第３図（ｅ）において、
各参照する符号は第１図に対応するものとする。
のキャパシタ・セルに着目し、製造工程順に示した断面
図である。第３図（ａ）ないし第３図（ｅ）において、
各参照する符号は第１図に対応するものとする。
まず、第３図（ａ）に示すように、例えば比抵抗５Ω
・cm程度のｐ型シリコン基板１上に、例えば公知である
LOCOS法により、素子分離領域として、フィールド絶縁
膜２を、約700nmの厚みに形成する。ここで、フィール
ド絶縁膜２を形成する熱酸化工程以前に、フィールド絶
縁膜２形成予定領域に対して、反転防止層３形成用の所
定不純物をイオン注入しておく。次に、フィールド絶縁
膜２によって分離された素子領域表面に、例えば熱酸化
法により、MOSトランジスタのゲート絶縁膜５（51,52）
となる第１の熱酸化膜を、約10nmの厚みに形成する。次
に、全面に、例えばCVD法により、MOSトランジスタのゲ
ート電極（ワード線）６（61〜64）となる第１層ポリシ
リコン層を、約200nmの厚みに形成する。次に、この第
１層ポリシリコン層に対し、ヒ素やリンのイオン注入、
あるいは塩化ホスホリル（POCl3）によるリン拡散等を
行なうことにより、第１層ポリシリコン層を導体化（ｎ
型化）する。次に、全面に、例えばCVD法により、ゲー
ト電極６と、他の導体領域とを互いに電気的に分離する
ための第１の層関絶縁膜７となる第１のCVD酸化膜を、
約200nmの厚みに形成する、次に、これらの第１層ポリ
シリコン層、第１のCVD酸化膜等からなる積層体を、例
えばホトレジストを用いた写真蝕刻法と、RIE法とによ
り、ワード線６、第１の層間絶縁膜７の形状にパターン
形成する。次に、上記パターン形成された積層体、およ
びフィールド絶縁膜２をマスクにして、ｎ型ソース／ド
レイン拡散層４（41〜43）形成用の不純物、例えばヒ
素、やリン等をイオン注入する。次に、全面に、例えば
CVD法により、ワード線６、絶縁膜７等からなる積層体
の側部絶縁膜８となる第２のCVD酸化膜を形成し、次い
で、これを異方性エッチング、例えばRIE法により、全
面エッチバックを行なう。そして、ワード線６、絶縁膜
７等からなる積層体の側面に、側部絶縁膜８を形成す
る。このとき、上記ｎ型ソース／ドレイン拡散層41〜43
に通じるコンタクト孔が自己整合的に形成される。
・cm程度のｐ型シリコン基板１上に、例えば公知である
LOCOS法により、素子分離領域として、フィールド絶縁
膜２を、約700nmの厚みに形成する。ここで、フィール
ド絶縁膜２を形成する熱酸化工程以前に、フィールド絶
縁膜２形成予定領域に対して、反転防止層３形成用の所
定不純物をイオン注入しておく。次に、フィールド絶縁
膜２によって分離された素子領域表面に、例えば熱酸化
法により、MOSトランジスタのゲート絶縁膜５（51,52）
となる第１の熱酸化膜を、約10nmの厚みに形成する。次
に、全面に、例えばCVD法により、MOSトランジスタのゲ
ート電極（ワード線）６（61〜64）となる第１層ポリシ
リコン層を、約200nmの厚みに形成する。次に、この第
１層ポリシリコン層に対し、ヒ素やリンのイオン注入、
あるいは塩化ホスホリル（POCl3）によるリン拡散等を
行なうことにより、第１層ポリシリコン層を導体化（ｎ
型化）する。次に、全面に、例えばCVD法により、ゲー
ト電極６と、他の導体領域とを互いに電気的に分離する
ための第１の層関絶縁膜７となる第１のCVD酸化膜を、
約200nmの厚みに形成する、次に、これらの第１層ポリ
シリコン層、第１のCVD酸化膜等からなる積層体を、例
えばホトレジストを用いた写真蝕刻法と、RIE法とによ
り、ワード線６、第１の層間絶縁膜７の形状にパターン
形成する。次に、上記パターン形成された積層体、およ
びフィールド絶縁膜２をマスクにして、ｎ型ソース／ド
レイン拡散層４（41〜43）形成用の不純物、例えばヒ
素、やリン等をイオン注入する。次に、全面に、例えば
CVD法により、ワード線６、絶縁膜７等からなる積層体
の側部絶縁膜８となる第２のCVD酸化膜を形成し、次い
で、これを異方性エッチング、例えばRIE法により、全
面エッチバックを行なう。そして、ワード線６、絶縁膜
７等からなる積層体の側面に、側部絶縁膜８を形成す
る。このとき、上記ｎ型ソース／ドレイン拡散層41〜43
に通じるコンタクト孔が自己整合的に形成される。
次に、第３図（ｂ）に示すように、全面に、例えばCV
D法により、パッド電極９となる第２層ポリシリコン層
を、約50nmの厚みに形成する。次に、この第２層ポリシ
リコン層に対し、ヒ素やリンのイオン注入、あるいは塩
化ホスホリル（POCl3）によるリン拡散等を行なうこと
により、第２層ポリシリコン層を導体化（ｎ型化）す
る。次に、この第２層ポリシリコン層を、例えばホトレ
ジストを用いた写真蝕刻法と、RIE法とにより、パッド
電極９の形状にパターン形成する。
D法により、パッド電極９となる第２層ポリシリコン層
を、約50nmの厚みに形成する。次に、この第２層ポリシ
リコン層に対し、ヒ素やリンのイオン注入、あるいは塩
化ホスホリル（POCl3）によるリン拡散等を行なうこと
により、第２層ポリシリコン層を導体化（ｎ型化）す
る。次に、この第２層ポリシリコン層を、例えばホトレ
ジストを用いた写真蝕刻法と、RIE法とにより、パッド
電極９の形状にパターン形成する。
次に、第３図（ｃ）に示すように、全面に、例えばCV
D法により、第２の層間絶縁膜10を、約300nmの厚みに形
成する。この第２の層間絶縁膜10は、例えばCVD酸化膜
を約10nm、そしてBPSG膜を約350nm、さらにPSG膜を約25
0nmの厚みに堆積し、例えば温度900℃でPSG膜、BPSG膜
をメルトし、フッ化アンモニウム液でPSG膜と、表層部
のBPSG膜とをエッチングすることにより得られる。次
に、この第２の層間絶縁膜10に対して、上記パッド電極
９を介して、ｎ型ソース／ドレイン拡散層42に通じるコ
ンタクト孔を開孔する。次に、例えばCVD法により、第
３層ポリシリコンを堆積し、次いでスパッタ法や、EB蒸
着法により、例えばモリブデンシリサイドを堆積し、RI
E法により、両者をエッチングして、ビット線11をパタ
ーン形成する。
D法により、第２の層間絶縁膜10を、約300nmの厚みに形
成する。この第２の層間絶縁膜10は、例えばCVD酸化膜
を約10nm、そしてBPSG膜を約350nm、さらにPSG膜を約25
0nmの厚みに堆積し、例えば温度900℃でPSG膜、BPSG膜
をメルトし、フッ化アンモニウム液でPSG膜と、表層部
のBPSG膜とをエッチングすることにより得られる。次
に、この第２の層間絶縁膜10に対して、上記パッド電極
９を介して、ｎ型ソース／ドレイン拡散層42に通じるコ
ンタクト孔を開孔する。次に、例えばCVD法により、第
３層ポリシリコンを堆積し、次いでスパッタ法や、EB蒸
着法により、例えばモリブデンシリサイドを堆積し、RI
E法により、両者をエッチングして、ビット線11をパタ
ーン形成する。
次に、第３図（ｄ）に示すように、全面に、例えばCV
D法により、第３の層間絶縁膜12を、約200nmの厚みに形
成する。この第３の層間絶縁膜12は、例えばCVD酸化膜
を約10nm、そしてBPSG膜を約350nm、さらにPSG膜を約25
0nmの厚みに堆積し、例えば温度900℃でPSG膜、BPSG膜
をメルトし、フッ化アンモニウム液でPSG膜と、表層部
のBPSG膜とをエッチングすることにより得られる。次
に、この第３の層間絶縁膜12に対し、上記パッド電極９
を介してソース／ドレイン拡散層41、43に通じるストレ
ージ・ノードコンタクト孔18を、例えばホトレジストを
用いた写真蝕刻法と、RIE法とにより形成する。
D法により、第３の層間絶縁膜12を、約200nmの厚みに形
成する。この第３の層間絶縁膜12は、例えばCVD酸化膜
を約10nm、そしてBPSG膜を約350nm、さらにPSG膜を約25
0nmの厚みに堆積し、例えば温度900℃でPSG膜、BPSG膜
をメルトし、フッ化アンモニウム液でPSG膜と、表層部
のBPSG膜とをエッチングすることにより得られる。次
に、この第３の層間絶縁膜12に対し、上記パッド電極９
を介してソース／ドレイン拡散層41、43に通じるストレ
ージ・ノードコンタクト孔18を、例えばホトレジストを
用いた写真蝕刻法と、RIE法とにより形成する。
次に、第３図（ｅ）に示すように、全面に、下部キャ
パシタ電極（ストレージ・ノード電極）13となる第４層
ポリシリコン層を、例えばCVD法により、約300〜600nm
の厚みに形成する。次に、この第４層ポリシリコン層に
対し、ヒ素や、リン等のイオン注入、あるいは塩化ホス
ホリル（POCl3）によるリン拡散等を行なうことによ
り、第４層ポリシリコン層を導体化（ｎ型化）する。次
に、この第４層ポリシリコン層を、例えばホトレジスト
を用いた写真蝕刻法と、RIE法とにより、所定の下部キ
ャパシタ電極13（131、132）の形状にパターン形成す
る。この時、図中に示すように、下部キャパシタ電極13
1、132は、上記ビット線11と、ソース／ドレイン拡散層
42との接続部上に生じている段差部にかかってパターン
形成される。次に、下部キャパシタ電極13の表面に、キ
ャパシタ絶縁膜14（142、142）を形成する。このキャパ
シタ絶縁膜14は、例えばCVD法により、シリコン窒化膜
を約10nmの厚みに堆積し、これを例えば温度950℃の水
蒸気雰囲気中で30分程度酸化することにより得られる。
このようなキャパシタ絶縁膜の構成の一例では、キャパ
シタ絶縁膜141、142は、シリコン窒化膜と、シリコン酸
化膜との積層構造になるが、シリコン酸化膜単層や、酸
化タンタル（Ta2O5）膜と、シリコン窒化膜との積層構
造等、キャパシタ絶縁膜として利用できる他の材料であ
っても構わない。
パシタ電極（ストレージ・ノード電極）13となる第４層
ポリシリコン層を、例えばCVD法により、約300〜600nm
の厚みに形成する。次に、この第４層ポリシリコン層に
対し、ヒ素や、リン等のイオン注入、あるいは塩化ホス
ホリル（POCl3）によるリン拡散等を行なうことによ
り、第４層ポリシリコン層を導体化（ｎ型化）する。次
に、この第４層ポリシリコン層を、例えばホトレジスト
を用いた写真蝕刻法と、RIE法とにより、所定の下部キ
ャパシタ電極13（131、132）の形状にパターン形成す
る。この時、図中に示すように、下部キャパシタ電極13
1、132は、上記ビット線11と、ソース／ドレイン拡散層
42との接続部上に生じている段差部にかかってパターン
形成される。次に、下部キャパシタ電極13の表面に、キ
ャパシタ絶縁膜14（142、142）を形成する。このキャパ
シタ絶縁膜14は、例えばCVD法により、シリコン窒化膜
を約10nmの厚みに堆積し、これを例えば温度950℃の水
蒸気雰囲気中で30分程度酸化することにより得られる。
このようなキャパシタ絶縁膜の構成の一例では、キャパ
シタ絶縁膜141、142は、シリコン窒化膜と、シリコン酸
化膜との積層構造になるが、シリコン酸化膜単層や、酸
化タンタル（Ta2O5）膜と、シリコン窒化膜との積層構
造等、キャパシタ絶縁膜として利用できる他の材料であ
っても構わない。
最後に、第２図に示すように、全面に、上部キャパシ
タ電極15となる、例えば第５層ポリシリコンを形成す
る。次に、この第５層ポリシリコン層に対し、ヒ素やリ
ン等のイオン注入、あるいは塩化ホスホリル（POCl3）
によるリン拡散等を行なうことにより、第５層ポリシリ
コン層を導体化（ｎ型化）することにより、上部キャパ
シタ電極15が形成される。
タ電極15となる、例えば第５層ポリシリコンを形成す
る。次に、この第５層ポリシリコン層に対し、ヒ素やリ
ン等のイオン注入、あるいは塩化ホスホリル（POCl3）
によるリン拡散等を行なうことにより、第５層ポリシリ
コン層を導体化（ｎ型化）することにより、上部キャパ
シタ電極15が形成される。
以上のような製造方法により、この発明の第１の実施
例に係わる半導体記憶装置のキャパシタ・セル部の基本
構造が完成する。
例に係わる半導体記憶装置のキャパシタ・セル部の基本
構造が完成する。
上記第１の実施例では、下部キャパシタ電極13、上部
キャパシタ電極15を構成する材料にポリシリコンを用い
たが、構成材料は、ポリシリコンに限らず、他の材料に
て構成しても良い。例えば下部キャパシタ電極13、上部
キャパシタ電極15は、タングステン等にて形成されても
良い。
キャパシタ電極15を構成する材料にポリシリコンを用い
たが、構成材料は、ポリシリコンに限らず、他の材料に
て構成しても良い。例えば下部キャパシタ電極13、上部
キャパシタ電極15は、タングステン等にて形成されても
良い。
次に、この発明の第２の実施例に係わる半導体記憶装
置を、第４図を参照して説明する。
置を、第４図を参照して説明する。
第４図は、第２の実施例に係わる半導体記憶装置の、
特に２ビット分のキャパシタ・セルに着目して示した断
面図である。第４図において、各参照する符号は、第２
図と対応するものとし、重複する説明は避けるものとす
る。
特に２ビット分のキャパシタ・セルに着目して示した断
面図である。第４図において、各参照する符号は、第２
図と対応するものとし、重複する説明は避けるものとす
る。
第４図に示すように、この第２の実施例にかかる装置
の特徴は、図中の円19内に示すように、ワード線６（61
〜64）上に形成される第１の層間絶縁膜７の厚みを増し
て形成することにより、下部キャパシタ電極13（131、1
32）の曲面となる部分を増加させ、特に断面図に見たキ
ャパシタ容量のいっそうの増加を図った点にある。
の特徴は、図中の円19内に示すように、ワード線６（61
〜64）上に形成される第１の層間絶縁膜７の厚みを増し
て形成することにより、下部キャパシタ電極13（131、1
32）の曲面となる部分を増加させ、特に断面図に見たキ
ャパシタ容量のいっそうの増加を図った点にある。
このように第２の実施例にかかる半導体記憶装置によ
れば、第１の層間絶縁膜７の厚みを増して形成すること
によって、平面的には面積の増加はないが、断面図に
は、実質上の面積の増加、特に下部キャパシタ電極13
と、上部キャパシタ電極15との対向面積の増加が為さ
れ、キャパシタ容量がより大きくなる。
れば、第１の層間絶縁膜７の厚みを増して形成すること
によって、平面的には面積の増加はないが、断面図に
は、実質上の面積の増加、特に下部キャパシタ電極13
と、上部キャパシタ電極15との対向面積の増加が為さ
れ、キャパシタ容量がより大きくなる。
また、第４図では、厚みを増して形成されている第１
の層間絶縁膜７は、素子領域上に存在する形となってい
るワード線61、62上に形成されているものになっている
が、勿論、フィールド絶縁膜２上に形成されているワー
ド線63、64上の第１の層間絶縁膜７を、これの厚みを増
して形成しても良い。この場合には、ワード線63、64上
に存在する第１の層間絶縁膜７も合わせて厚みが増され
ることから、特に下部キャパシタ電極13の断面が、波型
形状を有するようになる、いっそうの局面部分の増加、
すなわち、下部キャパシタ電極13と、上部キャパシタ電
極15との対向面積の増加が為され、キャパシタ容量がさ
らに大きくなる。
の層間絶縁膜７は、素子領域上に存在する形となってい
るワード線61、62上に形成されているものになっている
が、勿論、フィールド絶縁膜２上に形成されているワー
ド線63、64上の第１の層間絶縁膜７を、これの厚みを増
して形成しても良い。この場合には、ワード線63、64上
に存在する第１の層間絶縁膜７も合わせて厚みが増され
ることから、特に下部キャパシタ電極13の断面が、波型
形状を有するようになる、いっそうの局面部分の増加、
すなわち、下部キャパシタ電極13と、上部キャパシタ電
極15との対向面積の増加が為され、キャパシタ容量がさ
らに大きくなる。
第２の実施例にかかる装置の製造方法は、上述した第
１の実施例装置の製造方法とほとんど大差なく、例えば
第３図（ａ）に示した工程で、第１の層間絶縁膜７の厚
みを単純に増して形成する方法、あるいは第３図（ｃ）
に示した工程で、第１層間絶縁膜10、および第２の層間
絶縁膜12のリフロー平坦化を行なわず、ワード線６と、
第１の層間絶縁膜７とによる積層体の形状を、そのまま
第２の層間絶縁膜10、および第３の層間絶縁膜12の表面
に反映させる等の方法がある。
１の実施例装置の製造方法とほとんど大差なく、例えば
第３図（ａ）に示した工程で、第１の層間絶縁膜７の厚
みを単純に増して形成する方法、あるいは第３図（ｃ）
に示した工程で、第１層間絶縁膜10、および第２の層間
絶縁膜12のリフロー平坦化を行なわず、ワード線６と、
第１の層間絶縁膜７とによる積層体の形状を、そのまま
第２の層間絶縁膜10、および第３の層間絶縁膜12の表面
に反映させる等の方法がある。
尚、上記第１、第２の実施例において、発明の主旨を
逸脱しない範囲で種々変形して実施することが可能であ
る。例えば素子分離にフィールド絶縁膜２を用いている
が、これは、その他の溝誘電体分離等の素子分離方法を
用いても構わない。また、コンタクトのずれを補償する
パッド電極９は、別になくても構わない。
逸脱しない範囲で種々変形して実施することが可能であ
る。例えば素子分離にフィールド絶縁膜２を用いている
が、これは、その他の溝誘電体分離等の素子分離方法を
用いても構わない。また、コンタクトのずれを補償する
パッド電極９は、別になくても構わない。
［発明の効果］ 以上説明したように、この発明によれば、ビット線コ
ンタクトの開孔面積分のキャパシタ容量の低下がなく、
平面的に見て最大のキャパシタ容量が得られる構造を持
ち、信頼性を損なうことなく集積度を向上できる積層型
キャパシタ・セルを具備する半導体記憶装置を提供でき
る。
ンタクトの開孔面積分のキャパシタ容量の低下がなく、
平面的に見て最大のキャパシタ容量が得られる構造を持
ち、信頼性を損なうことなく集積度を向上できる積層型
キャパシタ・セルを具備する半導体記憶装置を提供でき
る。
第１図はこの発明の第１の実施例にかかる装置の平面
図、第２図は第１図中のＡ−Ａ′線に沿う断面図、第３
図（ａ）ないし第３図（ｅ）は第１の実施例にかかる装
置を製造工程順に示した断面図、第４図はこの発明の第
２の実施例にかかる装置の断面図、第５図は従来の装置
の断面図である。 １……ｐ型半導体基板、２……フィールド絶縁膜、３…
…反転防止層、41〜43……ｎ型ソース／ドレイン拡散
層、51,52……ゲート絶縁膜、61〜64……ワード線、７
……第１の層間絶縁膜、８……側部絶縁膜、９……パッ
ド電極、10……第２の層間絶縁膜、11……ビット線、12
……第３の層間絶縁膜、131,132……下部キャパシタ電
極、141,142……キャパシタ絶縁膜、15……上部キャパ
シタ電極。
図、第２図は第１図中のＡ−Ａ′線に沿う断面図、第３
図（ａ）ないし第３図（ｅ）は第１の実施例にかかる装
置を製造工程順に示した断面図、第４図はこの発明の第
２の実施例にかかる装置の断面図、第５図は従来の装置
の断面図である。 １……ｐ型半導体基板、２……フィールド絶縁膜、３…
…反転防止層、41〜43……ｎ型ソース／ドレイン拡散
層、51,52……ゲート絶縁膜、61〜64……ワード線、７
……第１の層間絶縁膜、８……側部絶縁膜、９……パッ
ド電極、10……第２の層間絶縁膜、11……ビット線、12
……第３の層間絶縁膜、131,132……下部キャパシタ電
極、141,142……キャパシタ絶縁膜、15……上部キャパ
シタ電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水野 智久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平１−143351（ＪＰ，Ａ) 特開 平１−302851（ＪＰ，Ａ) 特開 平３−72673（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 27/108
Claims (12)
- 【請求項１】第１導電型の半導体基板と、 前記基板表面に露呈して形成された第２導電型の第１、
第２の半導体領域と、 前記第１、第２の半導体領域の間の前記基板内に形成さ
れたチャネル領域と、 前記チャネル領域上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成されたゲート電極と、 前記ゲート電極を被覆して形成された第１及び第２の層
間絶縁膜と、 前記第２の層間絶縁膜に沿い、かつ前記第１の半導体領
域に接触して形成されたビット線と、 前記ビット線を被覆して形成され、前記ビット線上で前
記第１及び第２の層間絶縁膜、並びに前記ゲート電極の
厚みに起因した段差部を有する第３の層間絶縁膜と、 前記第２、第３の層間絶縁膜に沿い、かつ前記第２の半
導体領域に接して形成され、かつ前記第３の層間絶縁膜
における段差部にかかるまで延在された下部キャパシタ
電極と、 前記下部キャパシタ電極の露出表面に形成されたキャパ
シタ絶縁膜と、 前記下部キャパシタ電極に対向して形成された上部キャ
パシタ電極と、 を有する積層型キャパシタ・セルを具備することを特徴
とする半導体記憶装置。 - 【請求項２】前記第２、第３の層間絶縁膜に沿い、かつ
前記第３の層間絶縁膜における段差部にかかるまで延在
された前記下部キャパシタ電極は、前記ビット線側面の
基板厚方向垂線の延長線上方にかかり、かつ前記ビット
線の上方まで、さらに延在されていることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】前記ビット線は、前記第２及び第３の絶縁
膜の内部に埋め込まれていることを特徴とする請求項１
または請求項２記載の半導体記憶装置。 - 【請求項４】前記下部キャパシタ電極は、前記第２の半
導体領域の上方にてその周辺部の第３の層間絶縁膜の上
面を越えるまで堆積されていることを特徴とする請求項
１乃至請求項３記載の半導体記憶装置。 - 【請求項５】第１導電型の半導体基板と、 前記基板表面に露呈して形成された第２導電型の第１、
第２の半導体領域と、 前記第１、第２の半導体領域の間の前記基板内に形成さ
れたチャネル領域と、 前記チャネル領域上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成されたゲート電極と、 前記ゲート電極を被覆して形成された第２の絶縁膜と、 前記第２の絶縁膜に沿い、かつ前記第１の半導体領域に
接触して形成されたビット線と、 前記ビット線を被覆して形成され、前記ビット線上で前
記第２の絶縁膜、並びに前記ゲート電極の厚みに起因し
た段差部を有する第３の絶縁膜と、 前記第２、第３の絶縁膜に沿い、かつ前記第２の半導体
領域に接して形成され、かつ前記第３の絶縁膜における
段差部にかかるまで延在された下部キャパシタ電極と、 前記下部キャパシタ電極の露出表面に形成されたキャパ
シタ絶縁膜と、 前記下部キャパシタ電極に対向して形成された上部キャ
パシタ電極と、 を有する積層型キャパシタ・セルを具備することを特徴
とする半導体記憶装置。 - 【請求項６】前記下部キャパシタ電極の厚みが300〜600
nmであることを特徴とする請求項５に記載の半導体記憶
装置。 - 【請求項７】前記下部キャパシタ電極は、前記第３の絶
縁膜に設けられたコンタクト孔を通して前記第２の半導
体領域に接するように形成され、かつこのコンタクト孔
を完全に充填していることを特徴とする請求項５または
請求項６記載の半導体記憶装置。 - 【請求項８】前記下部キャパシタ電極は、前記ビット線
側面の基板厚方向垂線の延長方向にかかり、かつ前記ビ
ット線の上方まで、さらに延在されていることを特徴と
する請求項５に記載の半導体記憶装置。 - 【請求項９】前記下部キャパシタ電極は、前記第２の半
導体領域の上方にてその表面が実質的に平坦化されてい
ることを特徴とする請求項５乃至請求項８に記載の半導
体記憶装置。 - 【請求項１０】第１導電型の半導体基板と、 前記基板表面に露呈して形成された第２導電型の第１、
第２の半導体領域と、 前記第１、第２の半導体領域の間の前記基板内に形成さ
れたチャネル領域と、 前記チャネル領域上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成されたゲート電極と、 前記ゲート電極を被覆して形成された第２の絶縁膜と、 前記基板および前記第２の絶縁膜上に形成された第３の
絶縁膜と、 前記第３の絶縁膜に形成され、前記第２の絶縁膜上方に
かかり、かつ前記第１の半導体領域に通じる開口部と、 前記開口内に形成され、前記第１の半導体領域に接触し
て形成されたビット線と、 前記第３の絶縁膜および前記ビット線上に形成された第
４の絶縁膜と、 前記第４の絶縁膜上に形成されるとともに、この第４の
絶縁膜を介して前記開口内の前記ビット線上方にかか
り、かつこのビット線上方にかかる部分において、前記
ビット線上面の形状を反映した形状を有する、前記第２
の半導体領域に接して形成された下部キャパシタ電極
と、 前記下部キャパシタ電極の露出表面に形成されたキャパ
シタ絶縁膜と、 前記下部キャパシタ電極に対向して形成された上部キャ
パシタ電極と を有する積層型キャパシタ・セルを具備することを特徴
とする半導体記憶装置。 - 【請求項１１】前記下部キャパシタ電極は、前記第３、
第４の絶縁膜に設けられたコンタクト孔を通して前記第
２の半導体領域に接するように形成され、かつこのコン
タクト孔を完全に充填していることを特徴とする請求項
10に記載の半導体記憶装置。 - 【請求項１２】前記ゲート電極上における前記第２の絶
縁膜の厚みは、フィールド絶縁膜上よりも素子領域上で
厚くなっていることを特徴とする請求項10および請求項
11いずれかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021541A JP2931612B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021541A JP2931612B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03225953A JPH03225953A (ja) | 1991-10-04 |
| JP2931612B2 true JP2931612B2 (ja) | 1999-08-09 |
Family
ID=12057839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021541A Expired - Lifetime JP2931612B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2931612B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153610A (ja) | 1995-12-01 | 1997-06-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-01-31 JP JP2021541A patent/JP2931612B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03225953A (ja) | 1991-10-04 |
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