JP2674085B2 - ダイナミック型半導体記憶装置及びその製造方法 - Google Patents
ダイナミック型半導体記憶装置及びその製造方法Info
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- JP2674085B2 JP2674085B2 JP63120878A JP12087888A JP2674085B2 JP 2674085 B2 JP2674085 B2 JP 2674085B2 JP 63120878 A JP63120878 A JP 63120878A JP 12087888 A JP12087888 A JP 12087888A JP 2674085 B2 JP2674085 B2 JP 2674085B2
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Description
【発明の詳細な説明】 〔概要〕 本発明はのスタックトキャパシタを採用したダイナミ
ック型半導体記憶装置およびその製造方法に関し、 単位平面積当りの蓄積容量の増加を図ることを目的と
し、 MOSトランジスタとキャパシタとを含むダイナミック
型メモリセルを複数具備し、該キャパシタは、該MOSト
ランジスタに接続された第１電極と、該第１電極に対向
する第２電極とを有し、該第１電極の少なくとも一部分
が、隣接メモリセルの第１電極にオーバーラップする様
に形成され、該２電極はオーバーラップした一対の第１
電極に共通に且つ該第１電極それぞれの上面及び下面を
包み込む様に形成されている様に構成する。
ック型半導体記憶装置およびその製造方法に関し、 単位平面積当りの蓄積容量の増加を図ることを目的と
し、 MOSトランジスタとキャパシタとを含むダイナミック
型メモリセルを複数具備し、該キャパシタは、該MOSト
ランジスタに接続された第１電極と、該第１電極に対向
する第２電極とを有し、該第１電極の少なくとも一部分
が、隣接メモリセルの第１電極にオーバーラップする様
に形成され、該２電極はオーバーラップした一対の第１
電極に共通に且つ該第１電極それぞれの上面及び下面を
包み込む様に形成されている様に構成する。
本発明はスタックトキャパシタを採用したダイナミッ
ク型半導体記憶装置及びその製造方法、特にその集積度
の一層の向上を図ることを可能とするメモリセルの構造
及びその製造方法に関するものである。
ク型半導体記憶装置及びその製造方法、特にその集積度
の一層の向上を図ることを可能とするメモリセルの構造
及びその製造方法に関するものである。
第10図は従来のダイナミックメモリセルの平面図、第
11図は従来のダイナミックメモリセルの断面図（第10図
のＣ−Ｃ′断面）である。図中、１は半導体基板、２は
フィールド絶縁膜（SiO2）,3a〜3dは転送トランジスタ
（MOSトランジスタ）のソース,4a〜4dは転送トランジス
タのドレイン,5a〜5dは転送トランジスタのゲート電極
（ワード線）,11はビット線,12はPSG,13a〜13dはワード
線抵抗を下げる為のAl配線による裏打ち,28a,28bは蓄積
電極,29a,29bは誘電体膜,30は対向電極,31,32は絶縁膜
である。
11図は従来のダイナミックメモリセルの断面図（第10図
のＣ−Ｃ′断面）である。図中、１は半導体基板、２は
フィールド絶縁膜（SiO2）,3a〜3dは転送トランジスタ
（MOSトランジスタ）のソース,4a〜4dは転送トランジス
タのドレイン,5a〜5dは転送トランジスタのゲート電極
（ワード線）,11はビット線,12はPSG,13a〜13dはワード
線抵抗を下げる為のAl配線による裏打ち,28a,28bは蓄積
電極,29a,29bは誘電体膜,30は対向電極,31,32は絶縁膜
である。
第11図に於いて情報を記憶する蓄積容量は蓄積電極28
a,28b、誘電体膜29a,29b及び対向電極30によって構成さ
れている。尚対向電極30は複数の蓄積電極28a〜28dに対
して共通に設けられている。この蓄積容量は、所謂スタ
ックトキャパシタと呼ばれるもので、転送トランジスタ
上に蓄積容量を積み重ねることで高集積化が図られてい
る。同図に於いて、例えば28a,29a30からなる蓄積容量
に記憶された情報（電荷）はドレイン4a,ソース3a,ゲー
ト電極5aよりなる転送トランジスタを介してビット線11
に読み出される。
a,28b、誘電体膜29a,29b及び対向電極30によって構成さ
れている。尚対向電極30は複数の蓄積電極28a〜28dに対
して共通に設けられている。この蓄積容量は、所謂スタ
ックトキャパシタと呼ばれるもので、転送トランジスタ
上に蓄積容量を積み重ねることで高集積化が図られてい
る。同図に於いて、例えば28a,29a30からなる蓄積容量
に記憶された情報（電荷）はドレイン4a,ソース3a,ゲー
ト電極5aよりなる転送トランジスタを介してビット線11
に読み出される。
ダイナミック型半導体記憶装置の高集積化、大容量化
を図る為には、第11図に示すスタックトキャパシタを採
用したとしても、１メモリセルあたりの平面積の減少、
即ち蓄積容量の減少は避けられない。蓄積容量が減少す
るとα線によるソフトエラー率が増大し、信頼性が低下
する。
を図る為には、第11図に示すスタックトキャパシタを採
用したとしても、１メモリセルあたりの平面積の減少、
即ち蓄積容量の減少は避けられない。蓄積容量が減少す
るとα線によるソフトエラー率が増大し、信頼性が低下
する。
更に第11図の構造ではワード線5bと5cとの間隔部分
と、蓄積電極28aと28bとの間隔部分とが重なる為、この
凹状の部分の段差は二重に厳しくなり、その上に形成さ
れるビット線11の断線を招く恐れがある。
と、蓄積電極28aと28bとの間隔部分とが重なる為、この
凹状の部分の段差は二重に厳しくなり、その上に形成さ
れるビット線11の断線を招く恐れがある。
本発明は係る従来技術の問題点に鑑み、単位面積当り
の蓄積容量の増大を図るとともに段差を緩和することを
可能とするメモリセルの構造及びその製造方法を提供す
ることを課題とするものである。
の蓄積容量の増大を図るとともに段差を緩和することを
可能とするメモリセルの構造及びその製造方法を提供す
ることを課題とするものである。
前記課題は、第２図の如く MOSトランジスタとキャパシタとを含むダイナミック
型メモリセルを複数具備し、該キャパシタは、該MOSト
ランジスタに接続された第１電極7aと、該第１電極7aに
対向する第２電極９とを有し、該第１電極7aの少なくと
も一部分が、隣接メモリセルの第１電極6aにオーバーラ
ップする様に形成され、該第２電極９はオーバーラップ
した一対の第１電極6a,7aに共通に且つ該第１電極6a、7
aそれぞれの上面及び下面を包み込む様に形成されてい
ることを特徴とするダイナミック型半導体記憶装置、及
び 第１（6a）,2（９）電極を有するキャパシタと、MOS
トランジスタを含むメモリセルを具備するダイナミック
型半導体記憶装置の製造方法であって、 該MOSトランジスタが形成された半導体基板１上に隣
接メモリセルうちの一方のの第１電極6aを構成する第１
導電膜パターンを形成する工程と、該第１導電膜パター
ンをそれとは異なる材料の層間膜17で覆う工程と、該層
間膜17上に、他方のメモリセルの第１電極7aを構成する
第２導電膜パターンをその一部が該第１導電膜パターン
6aにオーバーラップする様に形成する工程と、等方性エ
ッチングにより前記層間膜17を選択的に除去する工程
と、前記第１、２導電膜パターン6a,7a表面に誘導体膜
を形成する工程と、前記第1,2導電膜パターン6a,7aに挟
まれた領域を含んで隣接メモリセルに共通の第２電極を
形成する工程とを含むことを特徴とするダイナミック型
半導体記憶装置の製造方法、又は 第１（18b）,2（９）電極を有するキャパシタと、MOS
トランジスタを含むメモリセルを具備するダイナミック
型半導体記憶装置の製造方法であって、 該MOSトランジスタが形成された半導体基板１上に隣
接メモリセルのうちの一方のMOSトランジスタに接続さ
れた第１導電膜18aを形成する工程と、該第１導電膜上
にそれとは異なる材料の層間膜21を形成する工程と、該
第１導電膜18a及び該層間膜21を選択的に除去して、他
方のメモリセルのMOSトランジスタに対するコンタクト
ホール22を形成する工程と、該コンタクトホールの内側
面を絶縁膜20で被覆する工程と、該コンタクトホール22
を介して前記他方のメモリセルのMOSトランジスタに接
続された第２導電膜18bを形成する工程と、前記第1,2導
電膜及び層間膜を同一平面パターンにパターニングして
隣接メモリセルの第１電極とする工程と、前記層間膜21
を等方性エッチングにより選択的に除去する工程と、前
記第1,2電極表面に誘電体膜を形成する工程と、前記第
１電極に挟まれた領域を含んで隣接メモリセルに共通の
第２電極を形成する工程とを含むことを特徴とするダイ
ナミック型半導体記憶装置の製造方法、又は 第1,2電極を有するキャパシタと、MOSトランジスタを
含むメモリセルを具備するダイナミック型半導体記憶装
置の製造方法であって、隣接する１対のメモリセルのそ
れぞれのMOSトランジスタに接続された第１導電膜を形
成する工程と、該第１導電膜をパターニングしてメモリ
セル毎に独立した第１電極の一部分23a,23bを形成する
工程と、該第１導電膜とは異なる材料の層間膜27で各該
第１電極を覆う工程と、該層間膜27を選択的に除去し
て、各該第１電極に対するコンタクトホール26a,26bを
形成する工程と、前記層間膜27上及び該コンタクトホー
ル26a,26b内を含んで第２導電膜24a,24bを形成をする工
程と、隣接メモリセルの一方の該第２導電膜で形成され
た第１電極24bが、他方のメモリセルの前記第１導電膜
で形成された第１電極23aにオーバーラップする様に該
第２導電源をパターニングする工程と、前記層間膜27を
等方性エッチングにより選択的に除去する工程と、前記
第１電極表面に誘電体膜25a,25bを形成する工程と、前
記第１、２導電膜に挟まれた領域を含んで隣接メモリセ
ルに共通の第２電極９を形成する工程とを含むことを特
徴とするダイナミック型半導体記憶装置の製造方法 によって解決される。
型メモリセルを複数具備し、該キャパシタは、該MOSト
ランジスタに接続された第１電極7aと、該第１電極7aに
対向する第２電極９とを有し、該第１電極7aの少なくと
も一部分が、隣接メモリセルの第１電極6aにオーバーラ
ップする様に形成され、該第２電極９はオーバーラップ
した一対の第１電極6a,7aに共通に且つ該第１電極6a、7
aそれぞれの上面及び下面を包み込む様に形成されてい
ることを特徴とするダイナミック型半導体記憶装置、及
び 第１（6a）,2（９）電極を有するキャパシタと、MOS
トランジスタを含むメモリセルを具備するダイナミック
型半導体記憶装置の製造方法であって、 該MOSトランジスタが形成された半導体基板１上に隣
接メモリセルうちの一方のの第１電極6aを構成する第１
導電膜パターンを形成する工程と、該第１導電膜パター
ンをそれとは異なる材料の層間膜17で覆う工程と、該層
間膜17上に、他方のメモリセルの第１電極7aを構成する
第２導電膜パターンをその一部が該第１導電膜パターン
6aにオーバーラップする様に形成する工程と、等方性エ
ッチングにより前記層間膜17を選択的に除去する工程
と、前記第１、２導電膜パターン6a,7a表面に誘導体膜
を形成する工程と、前記第1,2導電膜パターン6a,7aに挟
まれた領域を含んで隣接メモリセルに共通の第２電極を
形成する工程とを含むことを特徴とするダイナミック型
半導体記憶装置の製造方法、又は 第１（18b）,2（９）電極を有するキャパシタと、MOS
トランジスタを含むメモリセルを具備するダイナミック
型半導体記憶装置の製造方法であって、 該MOSトランジスタが形成された半導体基板１上に隣
接メモリセルのうちの一方のMOSトランジスタに接続さ
れた第１導電膜18aを形成する工程と、該第１導電膜上
にそれとは異なる材料の層間膜21を形成する工程と、該
第１導電膜18a及び該層間膜21を選択的に除去して、他
方のメモリセルのMOSトランジスタに対するコンタクト
ホール22を形成する工程と、該コンタクトホールの内側
面を絶縁膜20で被覆する工程と、該コンタクトホール22
を介して前記他方のメモリセルのMOSトランジスタに接
続された第２導電膜18bを形成する工程と、前記第1,2導
電膜及び層間膜を同一平面パターンにパターニングして
隣接メモリセルの第１電極とする工程と、前記層間膜21
を等方性エッチングにより選択的に除去する工程と、前
記第1,2電極表面に誘電体膜を形成する工程と、前記第
１電極に挟まれた領域を含んで隣接メモリセルに共通の
第２電極を形成する工程とを含むことを特徴とするダイ
ナミック型半導体記憶装置の製造方法、又は 第1,2電極を有するキャパシタと、MOSトランジスタを
含むメモリセルを具備するダイナミック型半導体記憶装
置の製造方法であって、隣接する１対のメモリセルのそ
れぞれのMOSトランジスタに接続された第１導電膜を形
成する工程と、該第１導電膜をパターニングしてメモリ
セル毎に独立した第１電極の一部分23a,23bを形成する
工程と、該第１導電膜とは異なる材料の層間膜27で各該
第１電極を覆う工程と、該層間膜27を選択的に除去し
て、各該第１電極に対するコンタクトホール26a,26bを
形成する工程と、前記層間膜27上及び該コンタクトホー
ル26a,26b内を含んで第２導電膜24a,24bを形成をする工
程と、隣接メモリセルの一方の該第２導電膜で形成され
た第１電極24bが、他方のメモリセルの前記第１導電膜
で形成された第１電極23aにオーバーラップする様に該
第２導電源をパターニングする工程と、前記層間膜27を
等方性エッチングにより選択的に除去する工程と、前記
第１電極表面に誘電体膜25a,25bを形成する工程と、前
記第１、２導電膜に挟まれた領域を含んで隣接メモリセ
ルに共通の第２電極９を形成する工程とを含むことを特
徴とするダイナミック型半導体記憶装置の製造方法 によって解決される。
本発明によれば隣接メモリセルの蓄積電極が互いにオ
ーバーラップして形成される。その為に単位面積当りの
蓄積容量が増大し、且つ蓄積電極の裏側の部分も容量に
寄与するので一層の蓄積容量の増大が可能となる。更
に、ワード選の間隔部分の段差と蓄積電極の間隔部分の
段差が重ならない為に急峻な段差ができず、ビット線等
の断線を防止することができる。
ーバーラップして形成される。その為に単位面積当りの
蓄積容量が増大し、且つ蓄積電極の裏側の部分も容量に
寄与するので一層の蓄積容量の増大が可能となる。更
に、ワード選の間隔部分の段差と蓄積電極の間隔部分の
段差が重ならない為に急峻な段差ができず、ビット線等
の断線を防止することができる。
以下、図面に沿って本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明の第１実施例であるダイナミックメモ
リセルの平面図、第２図は本発明の第１実施例であるダ
イナミックメモリセルの断面図（第１図のＡ−Ａ′断
面）である。第１図では隣接する４つのメモリセル、第
２図では隣接する２つのメモリセルが示されている。図
中、6a,6b,7a,7bは蓄積電極,8a,8bは誘電体膜,9は対向
電極,10はSiO2等の絶縁膜,14はSiN等の絶縁膜であり、
第10図。第11図と同一部分は同一符号で示す。
リセルの平面図、第２図は本発明の第１実施例であるダ
イナミックメモリセルの断面図（第１図のＡ−Ａ′断
面）である。第１図では隣接する４つのメモリセル、第
２図では隣接する２つのメモリセルが示されている。図
中、6a,6b,7a,7bは蓄積電極,8a,8bは誘電体膜,9は対向
電極,10はSiO2等の絶縁膜,14はSiN等の絶縁膜であり、
第10図。第11図と同一部分は同一符号で示す。
本実施例に於いて１つの蓄積容量は、例えば蓄積電極
6a,誘電体膜8a,対向電極９によって構成されている。
尚、対向電極９は6a,6b7a,7bに対して共通の電極である
本実施例が第10図,11図の実施例と大きく異なる点は蓄
積電極6aと7aとがワード線5bと5cとの間の領域で第1,2
図に示す如く重なりあっており、蓄積電極6aと7aとに挟
まれた部分にも対向電極９が存在している点にある。こ
の様な構造の採用により単位面積当りの蓄積容量の増大
が図られている。更に、第２図の如く誘電体膜8a,8b及
び対向電極９は蓄積電極6a,6b,7a,7bの表面、裏面及び
測面に対向し、蓄積電極全体を包み込む様に形成されて
いる。よって、蓄積電極の全ての面が容量形成に寄与す
ることになり、蓄積容量の容量値は飛躍的に増大する。
尚、第１図には図示していないが、蓄積電極6b,7bもそ
れらに隣接するメモリセルの蓄積電極とオーバーラップ
する。また、第１図では、ビット線11の延在する方向に
並んだメモリセルの蓄積電極をオーバラップさせている
が、ワード線5a〜5dの延在する方向に並んだメモリセル
の蓄積電極とオーバーラップさせてもよい。
6a,誘電体膜8a,対向電極９によって構成されている。
尚、対向電極９は6a,6b7a,7bに対して共通の電極である
本実施例が第10図,11図の実施例と大きく異なる点は蓄
積電極6aと7aとがワード線5bと5cとの間の領域で第1,2
図に示す如く重なりあっており、蓄積電極6aと7aとに挟
まれた部分にも対向電極９が存在している点にある。こ
の様な構造の採用により単位面積当りの蓄積容量の増大
が図られている。更に、第２図の如く誘電体膜8a,8b及
び対向電極９は蓄積電極6a,6b,7a,7bの表面、裏面及び
測面に対向し、蓄積電極全体を包み込む様に形成されて
いる。よって、蓄積電極の全ての面が容量形成に寄与す
ることになり、蓄積容量の容量値は飛躍的に増大する。
尚、第１図には図示していないが、蓄積電極6b,7bもそ
れらに隣接するメモリセルの蓄積電極とオーバーラップ
する。また、第１図では、ビット線11の延在する方向に
並んだメモリセルの蓄積電極をオーバラップさせている
が、ワード線5a〜5dの延在する方向に並んだメモリセル
の蓄積電極とオーバーラップさせてもよい。
また、第２図が第11図と更に大きく異なる点はワード
線5bと5cとの間の段差が大幅に緩和されている点にあ
る。従って、その上に形成されるビット線11やその他の
配線が断線する恐れは大幅に減少する。
線5bと5cとの間の段差が大幅に緩和されている点にあ
る。従って、その上に形成されるビット線11やその他の
配線が断線する恐れは大幅に減少する。
次に、第1,2図に示したメモリセルの製造方法を第３
図に沿って説明する。第３図（ａ）〜（ｆ）は本発明の
第１実施例の工程断面図であり、それぞれ第１図のＡ−
Ａ′断面を示している。
図に沿って説明する。第３図（ａ）〜（ｆ）は本発明の
第１実施例の工程断面図であり、それぞれ第１図のＡ−
Ａ′断面を示している。
第３図（ａ）：例えばLOCOS法を用いて、素子分離用の
フィールド絶縁膜２（5000Å）を成長する。ついでゲー
ト酸化膜を200Å程度成長して、その上にCVD法によりポ
リシリコン膜を3000Å程度成長する。このポリシリコン
膜を低抵抗化するため例えばPOCl3をソースガスとして
燐を不純物拡散する。その後、低抵抗化されたポリシリ
コン膜をパターニングしてゲート電極，ワード線5a〜5d
を形成する。このゲート電極，ワード線5a〜5dをマスク
としてAsイオンを70KeV,1E15程度半導体基板１に注入す
ることで、転送トランジスタのソース3a,3b,ドレイン4
a,4bを形成する。次いでCVD法により、SiN膜14（1000
Å）,SiO2膜15（1000Å）を連続的に成長して第３図
（ａ）の構造とする。
フィールド絶縁膜２（5000Å）を成長する。ついでゲー
ト酸化膜を200Å程度成長して、その上にCVD法によりポ
リシリコン膜を3000Å程度成長する。このポリシリコン
膜を低抵抗化するため例えばPOCl3をソースガスとして
燐を不純物拡散する。その後、低抵抗化されたポリシリ
コン膜をパターニングしてゲート電極，ワード線5a〜5d
を形成する。このゲート電極，ワード線5a〜5dをマスク
としてAsイオンを70KeV,1E15程度半導体基板１に注入す
ることで、転送トランジスタのソース3a,3b,ドレイン4
a,4bを形成する。次いでCVD法により、SiN膜14（1000
Å）,SiO2膜15（1000Å）を連続的に成長して第３図
（ａ）の構造とする。
第３図（ｂ）：次いで通常のフォトリソグラフィー技術
を用いてコンタクトホール16aを形成し、ドレイン4aを
露出する。
を用いてコンタクトホール16aを形成し、ドレイン4aを
露出する。
第３図（Ｃ）：コンタクトホール16a内を含んでポリシ
リコン膜を1000Å程度CVD法により堆積し、As+イオンを
50KeV,1E15程度注入してポリシリコン膜の低抵抗化を図
る。このポリシリコン膜をパターニングして、蓄積電極
6aとする。
リコン膜を1000Å程度CVD法により堆積し、As+イオンを
50KeV,1E15程度注入してポリシリコン膜の低抵抗化を図
る。このポリシリコン膜をパターニングして、蓄積電極
6aとする。
第３図（ｄ）:SiO2膜17を層間膜としてCVD法により1000
Å程度堆積する。層間膜はSiO2膜に限らないが、後工程
で選択的に除去するものなので、蓄積電極6aの材料、こ
こではポリシリコン膜を残して選択的にエッチングでき
る材料である必要がある。次いで、ドレイン4bを露出す
るコンタクトホール16bを形成する。
Å程度堆積する。層間膜はSiO2膜に限らないが、後工程
で選択的に除去するものなので、蓄積電極6aの材料、こ
こではポリシリコン膜を残して選択的にエッチングでき
る材料である必要がある。次いで、ドレイン4bを露出す
るコンタクトホール16bを形成する。
第３図（ｅ）：続いて、ポリシリコン膜をCVD法により1
000Å程度堆積し、As+イオンを50KeV,1E15程度注入して
ポリシリコン膜の低抵抗化を図る。このポリシリコン膜
をパターニングして、蓄積電極7aとする。
000Å程度堆積し、As+イオンを50KeV,1E15程度注入して
ポリシリコン膜の低抵抗化を図る。このポリシリコン膜
をパターニングして、蓄積電極7aとする。
第３図（ｆ）：次いで、SiO2膜を選択的に除去できるエ
ッチング液、例えばHF溶液中に半導体基板１を浸漬し、
SiO2膜15,17を等方性エッチングして完全に除去する。
このとき、ワード線5a〜5bはSiN膜14でカバーされてい
るのでエッチングされない。
ッチング液、例えばHF溶液中に半導体基板１を浸漬し、
SiO2膜15,17を等方性エッチングして完全に除去する。
このとき、ワード線5a〜5bはSiN膜14でカバーされてい
るのでエッチングされない。
第２図：次いで、熱酸化法により100Å程度のSiO2膜を
蓄積電極6a,7aの表面に形成して誘電体膜8a,8bとする。
この際、酸化雰囲気を減圧（10torr程度以下）とする
と、蓄積電極6a,7aの隙間の部分も均一に酸化すること
ができる。尚、SiO2膜の代わりに、SiN膜を減圧CVD法で
蓄積電極表面に成長して、誘電体膜8a,8bとしても良
い。次いで、対向電極９を形成する為に、蓄積電極6a,7
a全体を包み込む様にポリシリコン膜を2000Å程度CVD法
により成長する。尚、ポリシリコン膜の成長は1torr程
度以下の減圧雰囲気で行うと蓄積電極間の隙間にもポリ
シリコンが完全に成長し隙間を完全に埋め込むことがで
きる。この対向電極９を構成するポリシリコン膜には、
POCl3をソースとしてガ拡散により燐をドープして低抵
抗化を図る。次いで、このポリシリコン膜を第２図の如
くパターニングして対向電極９とする。次いでCVD法に
より、SiO2膜10を2000Å程度成長し、これにソース3a,3
bを露出するコンタクトホールを開口し、CVD法によりポ
リシリコン膜を1000Åし、Asイオンを50KeV,1E16注入
後、その上にCVD法によりWSiを2000Å成長する。これを
パターニングすることでビット線11とする。ついで、PS
G12を0.5μｍ成長し、その上に１μｍ程度の厚さのAl配
線13a〜13dを形成する。尚、Al配線13a〜13dは不図示の
部分で対応するワード線5a〜5bに接続され、ワード線の
低抵抗化に寄与している。
蓄積電極6a,7aの表面に形成して誘電体膜8a,8bとする。
この際、酸化雰囲気を減圧（10torr程度以下）とする
と、蓄積電極6a,7aの隙間の部分も均一に酸化すること
ができる。尚、SiO2膜の代わりに、SiN膜を減圧CVD法で
蓄積電極表面に成長して、誘電体膜8a,8bとしても良
い。次いで、対向電極９を形成する為に、蓄積電極6a,7
a全体を包み込む様にポリシリコン膜を2000Å程度CVD法
により成長する。尚、ポリシリコン膜の成長は1torr程
度以下の減圧雰囲気で行うと蓄積電極間の隙間にもポリ
シリコンが完全に成長し隙間を完全に埋め込むことがで
きる。この対向電極９を構成するポリシリコン膜には、
POCl3をソースとしてガ拡散により燐をドープして低抵
抗化を図る。次いで、このポリシリコン膜を第２図の如
くパターニングして対向電極９とする。次いでCVD法に
より、SiO2膜10を2000Å程度成長し、これにソース3a,3
bを露出するコンタクトホールを開口し、CVD法によりポ
リシリコン膜を1000Åし、Asイオンを50KeV,1E16注入
後、その上にCVD法によりWSiを2000Å成長する。これを
パターニングすることでビット線11とする。ついで、PS
G12を0.5μｍ成長し、その上に１μｍ程度の厚さのAl配
線13a〜13dを形成する。尚、Al配線13a〜13dは不図示の
部分で対応するワード線5a〜5bに接続され、ワード線の
低抵抗化に寄与している。
次に本発明の第２実施例につき第4,5,6図を参照しな
がら説明する。第４図は、本発明の第２実施例であるダ
イナミックメモリセルの平面図、第５図は本発明の第２
実施例であるダイナミックメモリセルの断面図（第４図
のＢ−Ｂ′断面），第６図（ａ）〜（ｅ）は本発明の第
２実施例の製造工程断面図（第４図のＢ−Ｂ′断面）で
ある。尚、第５図に於いては第２図のPSG膜およびAl配
線13a〜13dの図示を省略してある。図中、18a,18bは蓄
積電極,19a,19bは誘電体膜、20は絶縁膜であり、第1,2
図と同一部位は同一番号で示す。
がら説明する。第４図は、本発明の第２実施例であるダ
イナミックメモリセルの平面図、第５図は本発明の第２
実施例であるダイナミックメモリセルの断面図（第４図
のＢ−Ｂ′断面），第６図（ａ）〜（ｅ）は本発明の第
２実施例の製造工程断面図（第４図のＢ−Ｂ′断面）で
ある。尚、第５図に於いては第２図のPSG膜およびAl配
線13a〜13dの図示を省略してある。図中、18a,18bは蓄
積電極,19a,19bは誘電体膜、20は絶縁膜であり、第1,2
図と同一部位は同一番号で示す。
本発明の第２実施例は、蓄積容量の一層の増加を図る
と共に段差を緩和する為に隣接セルの蓄積電極18a,18b
を完全にオーバーラップさせた点で第１実施例と異なっ
ている。その為、下層の蓄積電極18aを貫通するコンタ
クトホールを形成し、これを介して上層の蓄積電極18b
をドレイン4bに接続する構成としている。絶縁膜20は重
ねられた蓄積電極間の短絡を防ぐ為に設けられたもので
ある。
と共に段差を緩和する為に隣接セルの蓄積電極18a,18b
を完全にオーバーラップさせた点で第１実施例と異なっ
ている。その為、下層の蓄積電極18aを貫通するコンタ
クトホールを形成し、これを介して上層の蓄積電極18b
をドレイン4bに接続する構成としている。絶縁膜20は重
ねられた蓄積電極間の短絡を防ぐ為に設けられたもので
ある。
次に第６図を沿って本発明の第２実施例の製造工程を
説明する。尚、各膜の膜厚及び不純物のドープ量は第１
実施例と同程度でよいので、その説明を省略する。
説明する。尚、各膜の膜厚及び不純物のドープ量は第１
実施例と同程度でよいので、その説明を省略する。
第６図（ａ）：この工程は第３図（ａ）と同じであり、
転送トンラジスタを形成した半導体基板１上にSiN膜,Si
O2膜15を形成する。
転送トンラジスタを形成した半導体基板１上にSiN膜,Si
O2膜15を形成する。
第６図（ｂ）：次いで、ドレイン4aを露出するコンタク
トホールを形成した後、蓄積電極18aとなるポリシリコ
ン根膜（18a）を形成し、不純物をドープした後、その
上にSiO2膜21を形成する。
トホールを形成した後、蓄積電極18aとなるポリシリコ
ン根膜（18a）を形成し、不純物をドープした後、その
上にSiO2膜21を形成する。
第６図（ｃ）：続いてドレイン4bを露出するコンタクト
ホール22を形成する。このコンタクトホール22内を含ん
でSiN膜を形成し、SiN膜をリアクティブイオンエッチン
グ法等の異方性エッチングで全面エッチングするとSiN
膜はコンタクトホール22の内側壁にのみ残り、図に示す
形状の絶縁膜20となる。
ホール22を形成する。このコンタクトホール22内を含ん
でSiN膜を形成し、SiN膜をリアクティブイオンエッチン
グ法等の異方性エッチングで全面エッチングするとSiN
膜はコンタクトホール22の内側壁にのみ残り、図に示す
形状の絶縁膜20となる。
第６図（ｄ）：続いて、蓄積電極18bとなるポリシリコ
ン膜（18b）を形成し、不純物をドープする。次いでフ
ォトリソグラフィー技術により、ポリシリコン膜（18
b）,SiO2膜21,ポリシリコン膜（18a）を同じパターンに
パターニングする。
ン膜（18b）を形成し、不純物をドープする。次いでフ
ォトリソグラフィー技術により、ポリシリコン膜（18
b）,SiO2膜21,ポリシリコン膜（18a）を同じパターンに
パターニングする。
第６図（ｅ）：第１実施例と同様にHF溶液による等方性
エッチングによりSiO2膜21,15を完全に除去する。以降
の工程は第１実施例と同様である。尚、第６図（ａ）の
SiO2膜15の形成工程から第６図（ｄ）のポリシリコン膜
18bの形成工程までを複数回繰り返し行なった後に、こ
れらをパターニングすることで、各蓄積電極を後述する
第４実施例の如く複数毎の導電膜で形成しても良い。
エッチングによりSiO2膜21,15を完全に除去する。以降
の工程は第１実施例と同様である。尚、第６図（ａ）の
SiO2膜15の形成工程から第６図（ｄ）のポリシリコン膜
18bの形成工程までを複数回繰り返し行なった後に、こ
れらをパターニングすることで、各蓄積電極を後述する
第４実施例の如く複数毎の導電膜で形成しても良い。
第７図は、本発明の第３実施例であるダイナミックメ
モリセルの平面図であり、、第４図と同一部位は同一番
号で示す 第３実施例の基本構造は第２実施例と同じであるが、
第３実施例ではワード線5a〜5bの延在する方向に並んだ
メモリセルの蓄積電極18aと18c,18bと18cを重ねている
点で第２実施例と異なっている。その製造工程は第２実
施例と同様である。尚、７図の様な蓄積電極のオーバー
ラップのさせかたは、第１実施例に於いても適用でき
る。
モリセルの平面図であり、、第４図と同一部位は同一番
号で示す 第３実施例の基本構造は第２実施例と同じであるが、
第３実施例ではワード線5a〜5bの延在する方向に並んだ
メモリセルの蓄積電極18aと18c,18bと18cを重ねている
点で第２実施例と異なっている。その製造工程は第２実
施例と同様である。尚、７図の様な蓄積電極のオーバー
ラップのさせかたは、第１実施例に於いても適用でき
る。
次に第８図及び第９図（ａ）〜（ｇ）を参照して、本
発明の第４実施例を説明する。第８図は本発明の第４実
施例であるダイナミックメモリセルの平面図、第９図
（ａ）〜（ｇ）は本発明の第４実施例であるダイナミッ
クメモリセルの製造工程断面図である。図中、23a,23b,
24a,24bは蓄積電極、25a,25bは誘電体膜である。尚、各
膜の膜厚，不純物のドープ量，プロセス条件は第１実施
例と同様であるので、その詳細説明を省略する。
発明の第４実施例を説明する。第８図は本発明の第４実
施例であるダイナミックメモリセルの平面図、第９図
（ａ）〜（ｇ）は本発明の第４実施例であるダイナミッ
クメモリセルの製造工程断面図である。図中、23a,23b,
24a,24bは蓄積電極、25a,25bは誘電体膜である。尚、各
膜の膜厚，不純物のドープ量，プロセス条件は第１実施
例と同様であるので、その詳細説明を省略する。
本発明の第４実施例が前述の実施例と異なる点は、各
蓄積電極を23a,24aの２枚の導電膜で形成し、且つ一方
のメモリセルの下層の蓄積電極23aに他方のメモリセル
の上層の蓄積電極24bをオーバーラップさせて、蓄積容
量の増大及び段差の緩和を図った点にある。この製造工
程を第９図に沿って説明する。
蓄積電極を23a,24aの２枚の導電膜で形成し、且つ一方
のメモリセルの下層の蓄積電極23aに他方のメモリセル
の上層の蓄積電極24bをオーバーラップさせて、蓄積容
量の増大及び段差の緩和を図った点にある。この製造工
程を第９図に沿って説明する。
第９図（ａ）：第３図（ａ）と同様にして転送トランジ
スタ及びワード線5a〜5dを形成する。
スタ及びワード線5a〜5dを形成する。
第９図（ｂ）:SiN膜14,その上にSiO2膜15を形成し、ド
レイン4a,4bを露出するコンタクトホール26a,26bを形成
する。
レイン4a,4bを露出するコンタクトホール26a,26bを形成
する。
第９図（ｃ）：ポリシリコン膜を形成し、それに不純物
をドープした後、パターニングして下層の蓄積電極23a,
23bトランジスタする。
をドープした後、パターニングして下層の蓄積電極23a,
23bトランジスタする。
第９図（ｄ）：その上にSiO2膜27を形成し、これをパタ
ーニングして蓄積電極23a,23bを露出するコンタクトと
ホールを形成する。
ーニングして蓄積電極23a,23bを露出するコンタクトと
ホールを形成する。
第９図（ｅ）：その上にポリシリコン膜を形成し、それ
に不純物をドープした後、パターニングして上層の蓄積
電極24a,24bを形成する。
に不純物をドープした後、パターニングして上層の蓄積
電極24a,24bを形成する。
第９図（ｆ）:HF溶液による等方性エッチングによりSiO
2膜15,27を完全に除去する。
2膜15,27を完全に除去する。
第９図（ｇ）：以降は第１実施例と同様に誘電体膜25a,
25b、ポリシリコン膜による対向電極９を形成する。
尚、（ｄ），（ｅ）の工程を複数回繰り返した後に
（ｆ）の工程を実施することで、蓄積電極を３枚以上の
導電膜で構成する様にしても良い。また、ワード線の延
在方向に並ぶメモリセルの蓄積電極を本発明の第４実施
例の如くオーバーラップさせても良い。
25b、ポリシリコン膜による対向電極９を形成する。
尚、（ｄ），（ｅ）の工程を複数回繰り返した後に
（ｆ）の工程を実施することで、蓄積電極を３枚以上の
導電膜で構成する様にしても良い。また、ワード線の延
在方向に並ぶメモリセルの蓄積電極を本発明の第４実施
例の如くオーバーラップさせても良い。
以上のとおり、本発明によれば単位平面積をたりの蓄
積容量を増加しつつ集積度の向上を図ることができる。
また、ワード線間の領域に於ける段差が緩和され、ビッ
ト線等の配線の断線を防止することができる。
積容量を増加しつつ集積度の向上を図ることができる。
また、ワード線間の領域に於ける段差が緩和され、ビッ
ト線等の配線の断線を防止することができる。
第１図は本発明の第１実施例であるダイナミックメモリ
セルの平面図、 第２図は本発明の第１実施例であるダイナミックメモリ
セルの断面図、 第３図（ａ）〜（ｆ）は本発明の第１実施例の製造工程
断面図、 第４図は本発明の第２実施例であるダイナミックメモリ
セルの平面図、 第５図は本発明の第２実施例であるダイナミックメモリ
セルの断面図、 第６図（ａ）〜（ｅ）は本発明の第２実施例の製造工程
断面図、 第７図は本発明の第３実施例であるダイナミックメモリ
セルの平面図、 第８図は本発明の第４実施例であるダイナミックメモリ
セルの断面図、 第９図（ａ）〜（ｇ）は本発明の第２実施例の製造工程
断面図、 第10図は従来のダイナミックメモリセルの平面図、 第11図は従来のダイナミックメモリセルの断面図であ
る。 1:半導体基板、 2:フィールド絶縁膜（SiO2）， 3a〜3d:ソース， 4a〜4d:ドレイン， 5a〜5d:ゲート電極（ワード線）， 6a,6b,7a,7b,18a,18b,23a,23b,24a,24b,28a,28b:蓄積電
極， 8a,8b,19a,19b,25a,25b,29a,29b:誘電体膜， 9,30:対向電極， 10:SiO2等の絶縁膜， 11:ビット線， 12:PSG膜， 13a〜13d:Al配線 14,20はSiN等の絶縁膜， 15,27:SiO2膜， 31,32:絶縁膜
セルの平面図、 第２図は本発明の第１実施例であるダイナミックメモリ
セルの断面図、 第３図（ａ）〜（ｆ）は本発明の第１実施例の製造工程
断面図、 第４図は本発明の第２実施例であるダイナミックメモリ
セルの平面図、 第５図は本発明の第２実施例であるダイナミックメモリ
セルの断面図、 第６図（ａ）〜（ｅ）は本発明の第２実施例の製造工程
断面図、 第７図は本発明の第３実施例であるダイナミックメモリ
セルの平面図、 第８図は本発明の第４実施例であるダイナミックメモリ
セルの断面図、 第９図（ａ）〜（ｇ）は本発明の第２実施例の製造工程
断面図、 第10図は従来のダイナミックメモリセルの平面図、 第11図は従来のダイナミックメモリセルの断面図であ
る。 1:半導体基板、 2:フィールド絶縁膜（SiO2）， 3a〜3d:ソース， 4a〜4d:ドレイン， 5a〜5d:ゲート電極（ワード線）， 6a,6b,7a,7b,18a,18b,23a,23b,24a,24b,28a,28b:蓄積電
極， 8a,8b,19a,19b,25a,25b,29a,29b:誘電体膜， 9,30:対向電極， 10:SiO2等の絶縁膜， 11:ビット線， 12:PSG膜， 13a〜13d:Al配線 14,20はSiN等の絶縁膜， 15,27:SiO2膜， 31,32:絶縁膜
Claims (11)
- 【請求項１】MOSトランジスタとキャパシタとを含むダ
イナミック型メモリセルを複数具備し、 該キャパシタは、該MOSトランジスタに接続された第１
電極と、該第１電極に対向する第２電極とを有し、 該第１電極の少なくとも一部分が、隣接メモリセルの第
１電極にオーバーラップする様に形成され、該第２電極
はオーバーラップした一対の第１電極に共通に且つ該第
１電極それぞれの上面及び下面を包み込む様に形成され
ていることを特徴とするダイナミック型半導体記憶装
置。 - 【請求項２】前記隣接メモリセルの一方の第１電極の全
面が他方の第１電極に対してオーバーラップしており、
前記他方のメモリセルの第１電極に形成された開口を介
して、前記一方のメモリセルの第１電極が前記MOSトラ
ンジスタに接続されていることを特徴とする請求項
（１）記載のダイナミック型半導体記憶装置。 - 【請求項３】前記隣接メモリセルは、ビット線の延在す
る方向に配置されたメモリセルであることを特徴とする
請求項（１）記載のダイナミック型半導体記憶装置。 - 【請求項４】前記隣接メモリセルは、ワード線の延在す
る方向に配置されたメモリセルであることを特徴とする
請求項（１）記載のダイナミック型半導体記憶装置。 - 【請求項５】前記第１電極は第１導電層によって形成さ
れた部分とその上層の第２導電層によって形成された部
分を有し、 一方のメモリセルの第１電極の第２導電層で形成された
部分が他方のメモリセルの第１電極の第１導電層で形成
された部分にオーバーラップする様に配置されているこ
とを特徴とする請求項（１）記載のダナミック型半導体
記憶装置。 - 【請求項６】第１、２電極を有するキャパシタと、MOS
トランジスタを含むメモリセルを具備するダイナミック
型半導体記憶装置の製造方法であって、 該MOSトランジスタが形成された半導体基板上に隣接メ
モリセルのうちの一方の第１電極を構成する第１導電膜
パターンを形成する工程と、 該第１導電膜パターンをそれとは異なる材料の層間膜で
覆う工程と、 該層間膜上に、他方のメモリセルの第１電極を構成する
第２導電膜パターンをその一部が該第１導電膜パターン
にオーバーラップする様に形成する工程と、 等方性エッチングにより前記層間膜を選択的に除去する
工程と、 前記第１、２導電膜パターンの表面に誘電体膜を形成す
る工程と、 前記第１、２導電膜パターンの上面および下面を包み込
む様に隣接メモリセルに共通の第２電極を形成する工程
とを含むことを特徴とするダイナミック型半導体記憶装
置の製造方法。 - 【請求項７】前記第１、２導電膜パターン及び前記層間
膜の形成工程を複数回繰り返した後、各層間膜を等方性
エッチングにより選択的に除去することを特徴とする請
求項（６）記載のダイナミック型半導体記憶装置の製造
方法。 - 【請求項８】第１、２電極を有するキャパシタと、MOS
トランジスタを含むメモリセルを具備するダイナミック
型半導体記憶装置の製造方法であって、 該MOSトランジスタが形成された半導体基板上に隣接メ
モリセルのうちの一方のMOSトランジスタに接続された
第１導電膜を形成する工程と、 該第１導電膜上にそれとは異なる材料の層間膜を形成す
る工程と、 該第１導電膜及び該層間膜を選択的に除去して、他方の
メモリセルのMOSトランジスタに対するコンタクトホー
ルを形成する工程と、 該コンタクトホールの内側面を絶縁膜で被覆する工程
と、 該コンタクトホールを介して前記他方のメモリセルのMO
Sトランジスタに接続された第２導電膜を形成する工程
と、 前記第１、２導電膜及び層間膜を同一平面パターンにパ
ターニングして隣接メモリセルの第１電極とする工程
と、 前記層間間隔を等方性エッチングにより選択的に除去す
る工程と、 前記第１電極表面に誘電体膜を形成する工程と、 前記第１、２導電膜に挟まれた領域を含んで隣接メモリ
セルに共通の第２電極を形成する工程とを含むことを特
徴とするダイナミック型半導体記憶装置の製造方法。 - 【請求項９】前記絶縁膜の形成工程は、 前記コンタクトホールを覆う絶縁膜を形成する工程と、 前記絶縁膜を異方性エッチングして、前記コンタクトホ
ール内側面のみに前記絶縁膜を残す工程とを含むことを
特徴とする請求項（８）記載のダイナミック型半導体記
憶装置の製造方法。 - 【請求項１０】第１、２電極を有するキャパシタと、MO
Sトランジスタを含むメモリセルを具備するダイナミッ
ク型半導体記憶装置の製造方法であって、 隣接する１対のメモリセルのそれぞれのMOSトランジス
タに接続された第１導電膜を形成する工程と、 該第１導電膜をパターニングしてメモリセル毎に独立し
た第１電極の一部分を形成する工程と、 該第１導電膜とは異なる材料の層間膜で各該第１電極を
覆う工程と、 該層間膜を選択的に除去して、各該第１電極に対するコ
ンタクトホールを形成する工程と、 前記層間膜上及び該コンタクトホール内を含んで第２導
電膜を形成する工程と、 隣接メモリセルの一方の該第２導電膜で形成された第１
電極が、他方のメモリセルの前記第１導電膜で形成され
た第１電極にオーバーラップする様に該第２導電膜をパ
ターニングする工程と、 前記層間膜を等方性エッチングにより選択的に除去する
工程と、 前記第１電極表面に誘電体膜を形成する工程と、 前記第１、２導電膜に挟まれた領域を含んで隣接メモリ
セルに共通の第２電極を形成する工程とを含むことを特
徴とするダイナミック型半導体記憶装置の製造方法。 - 【請求項１１】前記第１導電膜、前記層間膜、前記コン
タクトホール、及び前記第２導電膜の形成工程を複数回
繰り返したのち、前記層間膜の等方性エッチングを行う
ことを特徴とする請求項（10）記載のダイナミック型半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120878A JP2674085B2 (ja) | 1988-05-18 | 1988-05-18 | ダイナミック型半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120878A JP2674085B2 (ja) | 1988-05-18 | 1988-05-18 | ダイナミック型半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290256A JPH01290256A (ja) | 1989-11-22 |
| JP2674085B2 true JP2674085B2 (ja) | 1997-11-05 |
Family
ID=14797200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63120878A Expired - Fee Related JP2674085B2 (ja) | 1988-05-18 | 1988-05-18 | ダイナミック型半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674085B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234465A (ja) * | 1989-03-07 | 1990-09-17 | Nec Corp | 半導体メモリおよびその製造方法 |
| JP2524842B2 (ja) * | 1989-11-08 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置 |
| KR930007194B1 (ko) * | 1990-08-14 | 1993-07-31 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| JPH04147669A (ja) * | 1990-10-09 | 1992-05-21 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815207B2 (ja) * | 1986-02-04 | 1996-02-14 | 富士通株式会社 | 半導体記憶装置 |
-
1988
- 1988-05-18 JP JP63120878A patent/JP2674085B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01290256A (ja) | 1989-11-22 |
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