JPH04147669A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04147669A JPH04147669A JP2271842A JP27184290A JPH04147669A JP H04147669 A JPH04147669 A JP H04147669A JP 2271842 A JP2271842 A JP 2271842A JP 27184290 A JP27184290 A JP 27184290A JP H04147669 A JPH04147669 A JP H04147669A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- counter electrode
- electrode
- dielectric film
- accumulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000009825 accumulation Methods 0.000 abstract 5
- 230000000694 effects Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特にトランジスタ素
子と容量素子からなるメモリセルを有する半導体記憶装
置に関する。
子と容量素子からなるメモリセルを有する半導体記憶装
置に関する。
従来、この種のトランジスタ素子と容量素子とからなる
メモリセルを有する半導体記憶装置では、第２図に示す
様にとなり合った２つのメモリセルの容量素子は、蓄積
電１ｉ１−１．１−２が左右対称な形になる様に同じ高
さのところに形成され、その上に対向電極２が形成され
ていた。
メモリセルを有する半導体記憶装置では、第２図に示す
様にとなり合った２つのメモリセルの容量素子は、蓄積
電１ｉ１−１．１−２が左右対称な形になる様に同じ高
さのところに形成され、その上に対向電極２が形成され
ていた。
しかし上述した半導体記憶装置では、近年の素子加工寸
法の微細化にともないメモリセル面積が小さくなるとと
もに容量素子も小さくなり、メモリセル情報の蓄積量が
少なくなることによりメモリセル情報を長時間保持する
ことができないという欠点があった。
法の微細化にともないメモリセル面積が小さくなるとと
もに容量素子も小さくなり、メモリセル情報の蓄積量が
少なくなることによりメモリセル情報を長時間保持する
ことができないという欠点があった。
本発明は、−導電型半導体基板に形成されたトランジス
タ素子と容量素子とからなるメモリセ１１を有する半導
体記憶装置において、となり合っｉ２つのメモリセルの
容量素子は、埜ず一の対向電極を有し、その上に一の誘
電体膜を介して一方σメモリセルの蓄Ｎｔ極を形成し、
その上に他の４電体膜を介して前記一の対向電極に接続
された音の対向電極を形成し、その上に更に他の誘電体
用を介して他方のメモリセルの蓄積電極を形成し、その
上に又更に他の誘電体膜を介して更に他の倉内電極を形
成することにより、一部で積層されているというもので
ある。
タ素子と容量素子とからなるメモリセ１１を有する半導
体記憶装置において、となり合っｉ２つのメモリセルの
容量素子は、埜ず一の対向電極を有し、その上に一の誘
電体膜を介して一方σメモリセルの蓄Ｎｔ極を形成し、
その上に他の４電体膜を介して前記一の対向電極に接続
された音の対向電極を形成し、その上に更に他の誘電体
用を介して他方のメモリセルの蓄積電極を形成し、その
上に又更に他の誘電体膜を介して更に他の倉内電極を形
成することにより、一部で積層されているというもので
ある。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の実施例の断面図である。
第１図において、半導体基板３にはワード幹４−１と、
ビット線５に接続された活性領域６−１ｂと、蓄積電極
１−１に接続された活性領域６−１ａにより形成された
トランジスタ素子と、豪ｍｔ極１−１の上下に対向電極
２ｂ、２ｃを形成した容量素子とからなるメモリセルが
形成されている。またとなり合ったもう１つのメモリセ
ルの容量素子は、前述の容量素子と積層されている。
ビット線５に接続された活性領域６−１ｂと、蓄積電極
１−１に接続された活性領域６−１ａにより形成された
トランジスタ素子と、豪ｍｔ極１−１の上下に対向電極
２ｂ、２ｃを形成した容量素子とからなるメモリセルが
形成されている。またとなり合ったもう１つのメモリセ
ルの容量素子は、前述の容量素子と積層されている。
すなわち、となり合った２つのメモリセルの容量素子は
、まず一の対向電極２ａを形成し、その上に一の誘電体
膜７−２ａを介し一方のメモリセルの蓄積電極１−２を
形成し、その上に他の誘電体膜７−２ｂを介して一の対
向電極２ａに接続された他の対向電極２ｂを形成し、そ
の上に更に他の誘電体膜７−１ａを介して他方のメモリ
セルの蓄積電極１−１を形成し、その上に又更に他の誘
電体膜７−１ｂを介して更に他の対向電極２Ｃを形成す
ることにより、一部で積層されている。
、まず一の対向電極２ａを形成し、その上に一の誘電体
膜７−２ａを介し一方のメモリセルの蓄積電極１−２を
形成し、その上に他の誘電体膜７−２ｂを介して一の対
向電極２ａに接続された他の対向電極２ｂを形成し、そ
の上に更に他の誘電体膜７−１ａを介して他方のメモリ
セルの蓄積電極１−１を形成し、その上に又更に他の誘
電体膜７−１ｂを介して更に他の対向電極２Ｃを形成す
ることにより、一部で積層されている。
なお、蓄積電極１−１．１−２．対向電極２ａ。
２ｂ、２ｃ （これらは全て接続されていて全体で対向
電極（セルプレート）を構成している。）は多結晶シリ
コン膜からなり、誘電体Ｍ７−１ ａ 。
電極（セルプレート）を構成している。）は多結晶シリ
コン膜からなり、誘電体Ｍ７−１ ａ 。
７−１ｂ、７−２ａ、７−２ｂは酸化シリコン膜である
。
。
このように構成された実施例によれば、基板面積占有率
が同一として、メモリセルの容量素子が従来の約２倍の
容量値を有しているので、メモリセル情報の蓄積量も多
くなり、メモリセル情報を長時間保持することができる
。
が同一として、メモリセルの容量素子が従来の約２倍の
容量値を有しているので、メモリセル情報の蓄積量も多
くなり、メモリセル情報を長時間保持することができる
。
以上説明したように本発明は、となり合った２つのメモ
リセルの容量素子を一部で積層して構成することにより
、面積占有率あたりの容量値が従来の約２倍になるので
、メモリセル情報の蓄積量も多くなりメモリセル情報を
長時間保持することができる。言い替えるとメモリセル
面積を小さくすることが可能となり、半導体記憶装置の
高集積化が促進される効果がある。
リセルの容量素子を一部で積層して構成することにより
、面積占有率あたりの容量値が従来の約２倍になるので
、メモリセル情報の蓄積量も多くなりメモリセル情報を
長時間保持することができる。言い替えるとメモリセル
面積を小さくすることが可能となり、半導体記憶装置の
高集積化が促進される効果がある。
第１図は本発明の一実施例を示す半導体チップの断面図
、第２図は従来の半導体記憶装置を示す半導体チップの
断面図である。 １−１．１−２−・・蓄積電極、２．２ａ、２ｂ。 ２ｃ・・・対向電極、３・・・半導体基板、４−１．４
−２・・・ワード線、５・・・ビット線、６−１ａ、６
−１ｂ、６−２ａ、６−２ｂ・−活性領域、７−１．７
−１ａ、 ７−１ｂ、 ７−２． ７−２ａ、
７−２ｂ・・・誘電体膜。
、第２図は従来の半導体記憶装置を示す半導体チップの
断面図である。 １−１．１−２−・・蓄積電極、２．２ａ、２ｂ。 ２ｃ・・・対向電極、３・・・半導体基板、４−１．４
−２・・・ワード線、５・・・ビット線、６−１ａ、６
−１ｂ、６−２ａ、６−２ｂ・−活性領域、７−１．７
−１ａ、 ７−１ｂ、 ７−２． ７−２ａ、
７−２ｂ・・・誘電体膜。
Claims (1)
- 一導電型半導体基板に形成されたトランジスタ素子と容
量素子とからなるメモリセルを有する半導体記憶装置に
おいて、となり合った２つのメモリセルの容量素子は、
まず一の対向電極を有し、その上に一の誘電体膜を介し
て一方のメモリセルの蓄積電極を形成し、その上に他の
誘電体膜を介して前記一の対向電極に接続された他の対
向電極を形成し、その上に更に他の誘電体膜を介して他
方のメモリセルの蓄積電極を形成し、その上に又更に他
の誘電体膜を介して更に他の対向電極を形成することに
より、一部で積層されていることを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271842A JPH04147669A (ja) | 1990-10-09 | 1990-10-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271842A JPH04147669A (ja) | 1990-10-09 | 1990-10-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04147669A true JPH04147669A (ja) | 1992-05-21 |
Family
ID=17505634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271842A Pending JPH04147669A (ja) | 1990-10-09 | 1990-10-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04147669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093030A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 強誘電体不揮発性メモリ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290256A (ja) * | 1988-05-18 | 1989-11-22 | Fujitsu Ltd | ダイナミック型半導体記憶装置及びその製造方法 |
| JPH03155665A (ja) * | 1989-08-08 | 1991-07-03 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH0461159A (ja) * | 1990-06-29 | 1992-02-27 | Samsung Electron Co Ltd | 半導体メモリ装置の積層型キャパシタ及びその製造方法 |
-
1990
- 1990-10-09 JP JP2271842A patent/JPH04147669A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290256A (ja) * | 1988-05-18 | 1989-11-22 | Fujitsu Ltd | ダイナミック型半導体記憶装置及びその製造方法 |
| JPH03155665A (ja) * | 1989-08-08 | 1991-07-03 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH0461159A (ja) * | 1990-06-29 | 1992-02-27 | Samsung Electron Co Ltd | 半導体メモリ装置の積層型キャパシタ及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093030A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 強誘電体不揮発性メモリ |
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