JPH05283644A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05283644A JPH05283644A JP4110683A JP11068392A JPH05283644A JP H05283644 A JPH05283644 A JP H05283644A JP 4110683 A JP4110683 A JP 4110683A JP 11068392 A JP11068392 A JP 11068392A JP H05283644 A JPH05283644 A JP H05283644A
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- JP
- Japan
- Prior art keywords
- capacitor
- polysilicon
- memory cell
- polysilicon electrode
- diffusion layer
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 メモリセルの記憶用キャパシタと隣接するメ
モリセルのキャパシタを、お互いに積層し、キャパシタ
の表面積を広くする。 【構成】 ディジット線１のメモリセルの記憶用キャパ
シタのポリシリ電極１３を隣接するディジット線２のメ
モリセルに広げて、絶縁膜１１を形成し、その上に容量
ポリシリ１０を形成し、さらに、その上に絶縁膜１１を
形成し、ディジット線１のメモリセルのポリシリ電極１
２を成長させる。 【効果】 広くポリシリ電極を作れるため、蓄積できる
電荷量が増し、メモリセルを縮小しても、記憶できる十
分な電荷を確保できる。
モリセルのキャパシタを、お互いに積層し、キャパシタ
の表面積を広くする。 【構成】 ディジット線１のメモリセルの記憶用キャパ
シタのポリシリ電極１３を隣接するディジット線２のメ
モリセルに広げて、絶縁膜１１を形成し、その上に容量
ポリシリ１０を形成し、さらに、その上に絶縁膜１１を
形成し、ディジット線１のメモリセルのポリシリ電極１
２を成長させる。 【効果】 広くポリシリ電極を作れるため、蓄積できる
電荷量が増し、メモリセルを縮小しても、記憶できる十
分な電荷を確保できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にメモリセルの記憶用キャパシタの構造に関す
る。
し、特にメモリセルの記憶用キャパシタの構造に関す
る。
【０００２】
【従来の技術】従来の記憶用キャパシタは、図４，図５
に示すように、スタック型ダイナミックメモリセル構造
をしている。図４は、メモリセルを示す平面図、図５
は、同断面図である。
に示すように、スタック型ダイナミックメモリセル構造
をしている。図４は、メモリセルを示す平面図、図５
は、同断面図である。
【０００３】図に示すようにｎ+ 拡散層５上に、記憶用
キャパシタの電極となるポリシリ電極１３を成長させ、
その上に、容量絶縁膜１１を形成し、さらに、その上に
容量ポリシリ１０を成長させる。この容量ポリシリ１０
と容量絶縁膜１１との構成により、記憶用キャパシタと
なる。
キャパシタの電極となるポリシリ電極１３を成長させ、
その上に、容量絶縁膜１１を形成し、さらに、その上に
容量ポリシリ１０を成長させる。この容量ポリシリ１０
と容量絶縁膜１１との構成により、記憶用キャパシタと
なる。
【０００４】また、図中、１はディジット線、３はワー
ド線、４はワード線、６は記憶用キャパシタ電極対、７
はｎ+ 拡散層−ポリシリ電極コンタクト、９はフィール
ドである。
ド線、４はワード線、６は記憶用キャパシタ電極対、７
はｎ+ 拡散層−ポリシリ電極コンタクト、９はフィール
ドである。
【０００５】
【発明が解決しようとする課題】この従来のスタック型
記憶用キャパシタでは、同一サイズのチップ面積でダイ
ナミック型メモリの記憶容量が増すと、メモリセルの面
積が縮小し、記憶用キャパシタの電極面積が減少する。
この結果、記憶に必要な電荷を十分に蓄積できないとい
う問題点があった。
記憶用キャパシタでは、同一サイズのチップ面積でダイ
ナミック型メモリの記憶容量が増すと、メモリセルの面
積が縮小し、記憶用キャパシタの電極面積が減少する。
この結果、記憶に必要な電荷を十分に蓄積できないとい
う問題点があった。
【０００６】本発明の目的は、キャパシタの表面積を広
くした構造を有する半導体記憶装置を提供することにあ
る。
くした構造を有する半導体記憶装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、トランジスタと、
記憶用キャパシタを有する半導体記憶装置であって、メ
モリセルの記憶用キャパシタと、隣接するメモリセルの
記憶用キャパシタとをお互いに積層した構造を有するも
のである。
め、本発明に係る半導体記憶装置は、トランジスタと、
記憶用キャパシタを有する半導体記憶装置であって、メ
モリセルの記憶用キャパシタと、隣接するメモリセルの
記憶用キャパシタとをお互いに積層した構造を有するも
のである。
【０００８】また、前記キャパシタをなす電極を隣接す
るメモリセル間に渡って形成することにより、キャパシ
タを積層したものである。
るメモリセル間に渡って形成することにより、キャパシ
タを積層したものである。
【０００９】
【作用】メモリセルの記憶用キャパシタと隣接メモリセ
ルの記憶用キャパシタを積層し、記憶用キャパシタの表
面積を広くする。
ルの記憶用キャパシタを積層し、記憶用キャパシタの表
面積を広くする。
【００１０】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【００１１】（実施例１）図１は、本発明の実施例１の
メモリセルを示す平面図、図２は同断面図である。
メモリセルを示す平面図、図２は同断面図である。
【００１２】図において、ディジット線１のメモリセル
のｎ+ 拡散層５上にｎ+ 拡散層−ポリシリ電極コンタク
ト７をあけて、その上にポリシリ電極１３を隣のディジ
ット線２のメモリセルに跨がるように成長させる。
のｎ+ 拡散層５上にｎ+ 拡散層−ポリシリ電極コンタク
ト７をあけて、その上にポリシリ電極１３を隣のディジ
ット線２のメモリセルに跨がるように成長させる。
【００１３】ポリシリ電極１３上に容量絶縁膜１１を形
成し、その上に容量ポリシリ１０を成長する。さらに、
容量ポリシリ１０上に容量絶縁膜１１を形成し、ｎ+ 拡
散層−ポリシリ電極コンタクト８をあけ、ポリシリ電極
１２を成長させ、記憶用キャパシタを構成する。
成し、その上に容量ポリシリ１０を成長する。さらに、
容量ポリシリ１０上に容量絶縁膜１１を形成し、ｎ+ 拡
散層−ポリシリ電極コンタクト８をあけ、ポリシリ電極
１２を成長させ、記憶用キャパシタを構成する。
【００１４】この結果、ポリシリ電極１３と容量ポリシ
リ１０，ポリシリ電極１２と、容量ポリシリ１０でキャ
パシタを構成することができる。
リ１０，ポリシリ電極１２と、容量ポリシリ１０でキャ
パシタを構成することができる。
【００１５】（実施例２）図３は、本発明の実施例２の
メモリセルを示す断面図である。
メモリセルを示す断面図である。
【００１６】実施例１は、ポリシリ電極１２とポリシリ
電極１３を同じ位置に形成した。実施例２では、交互に
両側のメモリセルにかかるようにポリシリ電極を形成す
ることで、実施例１と同様の効果が得られ、多くの電荷
量を蓄積できる。
電極１３を同じ位置に形成した。実施例２では、交互に
両側のメモリセルにかかるようにポリシリ電極を形成す
ることで、実施例１と同様の効果が得られ、多くの電荷
量を蓄積できる。
【００１７】
【発明の効果】以上説明したように本発明は、メモリセ
ルの記憶用キャパシタと隣接メモリセルの記憶用キャパ
シタを積層することで、キャパシタの面積が広がり、キ
ャパシタの容量が増す。メモリが大容量化し、メモリセ
ルが縮小しても、記憶に必要な電荷を蓄積できるという
効果を有する。
ルの記憶用キャパシタと隣接メモリセルの記憶用キャパ
シタを積層することで、キャパシタの面積が広がり、キ
ャパシタの容量が増す。メモリが大容量化し、メモリセ
ルが縮小しても、記憶に必要な電荷を蓄積できるという
効果を有する。
【図１】本発明の実施例１に係るダイナミック型メモリ
セルを示す平面図である。
セルを示す平面図である。
【図２】同断面図である。
【図３】本発明の実施例２を示す断面図である。
【図４】従来例を示す平面図である。
【図５】従来例を示す断面図である。
１ ディジット線 ２ ディジット線 ３ ワード線（ゲート） ４ ワード線（ゲート） ５ ｎ+ 拡散層 ６ 記憶用キャパシタ電極対 ７ ｎ+ 拡散層−ポリシリ電極コンタクト ８ ｎ+ 拡散層−ポリシリ電極コンタクト ９ フィールド １０ 容量ポリシリ １１ 容量絶縁膜 １２ ポリシリ電極 １３ ポリシリ電極
Claims (2)
- 【請求項１】 トランジスタと、記憶用キャパシタを有
する半導体記憶装置であって、 メモリセルの記憶用キャパシタと、隣接するメモリセル
の記憶用キャパシタとをお互いに積層した構造を有する
ことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置であっ
て、 前記キャパシタをなす電極を隣接するメモリセル間に渡
って形成してキャパシタを積層したことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110683A JPH05283644A (ja) | 1992-04-03 | 1992-04-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110683A JPH05283644A (ja) | 1992-04-03 | 1992-04-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283644A true JPH05283644A (ja) | 1993-10-29 |
Family
ID=14541807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4110683A Pending JPH05283644A (ja) | 1992-04-03 | 1992-04-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093030A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 強誘電体不揮発性メモリ |
| JP2018525823A (ja) * | 2015-08-28 | 2018-09-06 | マイクロン テクノロジー， インク． | 導電線を含む半導体デバイス、および、導電線を含む半導体デバイスの製造方法 |
-
1992
- 1992-04-03 JP JP4110683A patent/JPH05283644A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093030A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 強誘電体不揮発性メモリ |
| JP2018525823A (ja) * | 2015-08-28 | 2018-09-06 | マイクロン テクノロジー， インク． | 導電線を含む半導体デバイス、および、導電線を含む半導体デバイスの製造方法 |
| US10388601B2 (en) | 2015-08-28 | 2019-08-20 | Micron Technology, Inc. | Semiconductor devices including conductive lines and methods of forming the semiconductor devices |
| US10811355B2 (en) | 2015-08-28 | 2020-10-20 | Micron Technology, Inc. | Methods of forming semiconductor devices |
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