KR0133831B1 - 에스램(SRAM) 캐패시턴스(Capacitance)가 증가된 에스램 제조방법 - Google Patents
에스램(SRAM) 캐패시턴스(Capacitance)가 증가된 에스램 제조방법Info
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Abstract
본 발명은 에스램 캐패시턴스가 증가된 에스램 제조방법에 관한 것으로, 활성게이트전극과 Vss선 사이에 캐패시턴스를 형성하고 또한 Vss선과 박막트랜지스터 게이트전극 사이에 캐패시턴스를 형성하여 고집적화에 따른 감소된 셀 면적에서도 높은 노드 캐패시턴스를 유지하여 데이타의 저장능력을 높여 소자의 신뢰성을 향상시키는 기술이다.
Description
제1도는 본 발명의 실시예에 따라 제조된 에스램 셀(SRAM cell)의 평면도.
제2도 내지 제4도는 본 발명의 실시예에 따라 캐패시턴스를 형성하는 공정을 각각 나타내는 단면도.
제5도는 본 발명의 실시예에 따라 제조된, 캐패시턴스가 증가된 셀의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
3 : 제1질화막 3' : 제2질화막
4 : 활성게이트전극 5 : 산화막 스페이서
6 : Vss선 7 : 노드콘택홀(node contact hole)
8 : 박막트랜지스터 게이트 전극
본 발명은 캐패시턴스가 증가된 에스램의 제조방법에 관한 것으로 특히 Vss선과 게이트 전극 사이에 캐패시턴스를 형성하여 고집적화에 따른 캐패시턴스 저하를 방지하는 방법에 관한 것이다.
종래의 에스램(SRAM)셀은 디램(DRAM)소자와는 달리 별도의 캐패시턴스를 형성하지 않고 노드콘택(Node contact)에서 활성 게이트 전극의 산화막에 의한 캐패시턴스와 활성영역에 의한 접합 캐패시턴스(junction capacitance)로서 데이타(data)를 저장하였다.
그러나 이러한 방법은 소자가 고집적화됨에 따라 셀의 크기가 축소되어 데이타를 저장하는 캐패시턴스는 당연히 작아질 수 밖에 없으며 데이타 저장능력이 작아져서 소자의 신뢰성의 저하를 가져오는 문제점이 발생하게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 Vss선의 면적을 넓게 하여활성게이트 전극 및 박막트랜지스터 게이트전극과의 겹치는 영역을 증가시키고 그 사이에 고유전율인 절연막을 사용하여 Vss선과 활성게이트 사이 및 Vss선과 박막 TR전극 사이의 캐패시턴스를 증가시키므로 소자의 신뢰성을 향상시키는 에스램 캐패시턴스가 증가된 에스램 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 에스램 캐패시턴스가 증가된 에스램 제조방법은, 캐패시턴스가 증가된 에스램의 제조방법에 있어서, 반도체 기판의 일측에 게이트산화막, 폴리실리콘 및 제1질화막으로 형성된 활성게이트 전극을 형성하되, 상기 폴리실리콘은 제2캐패시터의 저장전극으로 형성하고 상기 제1질화막은 유전체막으로 형성하는 공정과, 상기 구조를 평탄화시키는 제1절연막을 형성하는 공정과, 상기 활성게이트전극 상측에 플레이트전극으로 사용되는 Vss선/제2질화막을 형성하여 제2캐패시터(C2)를 형성하는 공정과, 상기 구조를 평탄화시키는 제2절연막을 형성하는 공정과, 상기 제2질화막 상부에 박막트랜지스터 게이트전극을 형성하는 공정과, 상기 반도체 기판의 타측에 상기 반도체기판의 일측과 같은 공정으로 게이트 전극을 형성하는 공정과, 상기 구조를 평탄화시키는 제1절연막을 형성하는 공정과, 상기 구조 상부에 제1캐패시터의 저장전극 및 유전체막으로 사용되는 Vss선/제2질화막을 형성하는 공정과, 상기 제2질화막 상부에 플레이트전극으로 사용되는 박막 트랜지스터 게이트전극을 형성하여 제1캐패시터(C1)을 형성하되, 상기 박막 트랜지스터 게이트전극과 제2캐패시터(C2)의 저장전극이 접속되는 공정으로 상기 C1과 C2가 상기 반도체 기판의 일측과 타측에 동시에 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 적합한 실시예를 상세히 설명하기로 한다.
제1도는 본 발명에 의한 방법으로 제조된 에스램 셀(SRAM cell)평면도이다.
제2도 내지 제4도는 본 발명에 의하여 캐패시턴스를 형성하는 공정의 단면도이며 제1도의 A-A'방향에 따라 절단한 단면도이다.
제2도를 참조하면, 실리콘기판(1) 상부에 필드산화막(2)을 형성한 다음 게이트 전극 물질로서 폴리실리콘(10)을 적층하고 그 상부에 유전율이 높은 물질, 예를 들어 제1질화막(3)을 적층한 후 게이트전극마스크를 이용한 식각공정을 실시한다. 그리고, 상기 폴리실리콘(10)의 측벽에 산화막스페이서(5)를 형성하여 활성 게이트전극(4)을 형성한다.
그리고, 전체표면상부에 적당한 두께로 절연막, 예를 들어 산화막(11)을 적층한 다음 제1질화막(3)이 드러날때까지 블랭킷 식각하여 평탄화시킨다.
제3도를 참조하면, 건식식각으로 Vss콘택홀을 형성하고(도면 예시안됨), 전체적으로 Vss선으로 전도체, 예를 들어 폴리실리콘이나 텅스텐 실리사이드를 적층하고, 그 상부에 유전율이 높은 물질, 예를 들어 제2질화막(3')을 다시 적층한 후 Vss선(6)을 형성한 다음 산화막(12)을 적층하여 제2질화막(3')이 드러날때까지 블랭킷 식각하여 평탄화시킨다.
제4도를 참조하면, 노드콘택(Node contact) 홀(7)을 형성한 후 박막트랜지스터의 게이트전극인 폴리실리콘을 적층하여 식각공정으로 박막트랜지스터 게이트전극(8)을 형성한다.
이때, 상기 Vss선(6)과 박막트랜지스터 게이트전극(8)이 제1캐패시터인 C1을 형성하고, 상기 활성 게이트전극(10)과 Vss선(6)이 제2캐피시터인 C2를 형성한다. 그리고, 상기 C1과 C2의 Vss선(6)은 접지되고, 상기 C1과 C2은 박막트랜지스터의 게이트전극(8)을 공통전극으로 하며 병렬로 연결되어 노드의 캐패시턴스는 C1+C2만큼 증가시킨다.
제5도는 본 발명에 의하여 형성된 캐패시턴스의 셀 회로도로서, 노드 콘택 박막트랜지스터의 게이트전극(8)과 Vss선(6)사이에 캐패시터스 C1과 C2가 형성되어 노드의 캐패시턴스는 C1+C2만큼 증가된 것을 도시한다.
이상에 설명한 바와 같이 본 발명에 따른 에스램 캐패시턴스가 증가된 에스램 제조방법은, 고집적화에 다른 캐패시턴스저하를 방지하여 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (1)
- 캐패시턴스가 증가된 에스램의 제조방법에 있어서, 반도체기판의 일측에 게이트산화막, 폴리실리콘 및 제1질화막으로 형성된 활성게이트전극을 형상하되, 상기 폴리실리콘은 제1캐패시터의 저장전극으로 형성하고 상기 제1질화막은 유전체막으로 형성하는 공정과, 상기 구조를 평탄화시키는 제1절연막을 형성하는 공정과, 상기 활성게이트전극 상측에 플레이트전극으로 사용되는 Vss선/제2질화막을 형성하여 제2캐패시터(C2)를 형성하는 공정과, 상기 구조를 평탄화시키는 제2절연막을 형성하는 공정과, 상기 제2질화막 상부에 박막트랜지스터 게이트 전극을 형성하는 공정과, 상기 반도체기판의 타측에 상기 반도체기판의 일측과 같은 공정으로 게이트 전극을 형성하는 공정과, 상기 구조를 평탄화시키는 제1절연막을 형성하는 공정과, 상기 구조 상부에 제1캐패시터의 저장전극 및 유전체막으로사용하는 Vss선/제2질화막을 형성하는 공정과, 상기 제2질화막 상부에 플레이트전극으로 사용되는 박막 트랜지스터 게이트전극을 형성하여 제1캐패시터(C1)을 형성하되, 상기 박막 트랜지스터 게이트전극과 제2캐패시터(C2)의 저장전극이 접속되는 공정으로 상기 C1과 C2가 상기 반도체기판의 일측과 타측에 동시에 형성되는 에스램 캐패시턴스가 증가된 에스램 제조방법.
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1993
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