JP2594176B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は、１トランジスタ・１キャパシタ構造のメモ
リセルを備えた半導体記憶装置の製造方法に係り、特
に、キャパシタの製造プロセスに関する。

（ロ） 従来の技術 １トランジスタ・１キャパシタ構造のメモリセルを備
えた半導体記憶装置、いわゆるDRAMにおいては、その高
集積化に伴い、キャパシタに対して小型化と十分な容量
を得ることとが要求されてくる。

このための対策としては、「薄膜トランジスタ・セル
を使った4Mビット周辺CMOSダイナミックRAMの試作：日
経エレクトロニクス1986.7.14（No.399）」に見られる
ように、 半導体基板上に形成したトランジスタに一部重なる
ようにして、キャパシタを積み重ねて形成したスタック
型構造、 半導体基板上に形成したトランジスタに隣接して、
溝構造のキャパシタを形成したトレンチ型構造、 とがある。

（ハ） 発明が解決しようとする課題 従来のスタック型構造では、トランジスタの一部に重
なるようにしたことによるキャパシタの曲がりによっ
て、容量が大きくなるようにしているものの、十分な容
量を確保しながらの小面積化には限界がある。

一方、トレンチ型構造にあっては、基板に溝を形成す
る工程で、基板の汚染や欠陥を招く恐れがあり、また微
細な溝の下部に沿ってキャパシタ電極を構成するのに複
雑な工程を必要とする。

本発明は斯かる問題点に鑑みてなされたものであっ
て、簡単な手法で、キャパシタの小型化を図りながらも
十分な容量を確保することのできる半導体記憶装置を提
供するものである。

（ニ） 課題を解決するための手段 本発明の半導体記憶装置の製造方法は、トランジスタ
に電気的に接続される導電性膜を形成する工程と、導電
性膜の上に絶縁性膜を形成する工程と、絶縁性膜の上
に、導電性膜、絶縁性膜を順次形成するプロセスを少な
くとも１回行う工程と、以上の工程で形成した膜の上方
及び側方を導電性膜で覆う工程と、少なくともこの導電
性膜を、前記絶縁性膜の側面が露出するように加工する
工程と、露出した絶縁性膜を除去する工程と、前記導電
性膜の内外面に誘電体膜を形成する工程と、この誘電体
膜を覆うように導電性のセルプレートを形成する工程と
を含むものである。

（ホ） 作用 すなわち、キャパシタ容量は、棚状構造のストレージ
ノードの内表面及び外表面の両方で確保され、小型なが
らも大きなキャパシタ容量となる。

（ヘ） 実施例 第１図Ａ及びＢは、本発明の一実施例を示す平面図及
びそのＢ−Ｂ線断面図であり、平面図は２つのメモリセ
ルを示している。

ｐ型シリコン基板１上に、n⁺型拡散層からなるドレイン
領域２、ソース領域３と、ゲート酸化膜４を挟んでシリ
コン基板１上に形成された多結晶シリコンのゲート電極
５（このゲート電極はワード線でもある）とからなるMO
Sトランジスタ６が形成されている。

MOSトランジスタ６は、シリコン酸化膜７にて覆わ
れ、また、MOSトランジスタ６の右側には、フィールド
酸化膜８が形成されている。そして、シリコン酸化膜７
及びフィールド酸化膜８との間に、ソース領域３に通じ
るコンタクト部９が形成されている。尚、シリコン酸化
膜７及びフィールド酸化膜８の表面は、シリコン窒化膜
10にて覆われている。

キャパシタ14は、多結晶シリコンからなり、二側面が
開放されると共に一段の棚を有して、２つの筒部を備え
た棚状構造のストレージノード11と、ストレージノード
11との間に誘電体であるキャパシタ酸化膜12を挟んで、
このストレージノード11の棚状構造の内部を充填し、か
つストレージノード11を覆うセルプレート13とから構成
され、シリコン酸化膜７及びフィールド酸化膜８に跨る
ように形成されている。

尚、ストレージノード11は、コンタクト部９の接続電
極15を介して、MOSトランジスタ６のソース領域３に電
気的に接続されている。

更に、キャパシタ14を覆うように、保護シリコン酸化
膜16が形成されると共に、保護シリコン酸化膜16を貫通
してMOSトランジスタ６のドレイン領域２に、A1からな
るビット線17が電気的に接続されている。

以上の構成によれば、キャパシタ14において、キャパ
シタ容量は、ストレージノード11の内表面及び外表面に
て確保され、小型ながらも大きなキャパシタ容量を得る
ことができる。

第２図Ａ〜Ｆは、上記半導体記憶装置の製造工程を順
次示した断面図である。

第２図Ａにおいて、シリコン基板１上に、MOSトラン
ジスタ６、シリコン酸化膜７、フィールド酸化膜８及び
コンタクト部９を形成する。

第２図Ｂにおいて、コンタクト部９内に、多結晶シリ
コンからなる接続電極15を埋め込み形成すると共に、シ
リコン酸化膜７及びフィールド酸化膜８の表面に、シリ
コン窒化膜10を形成する。

第２図Ｃにおいて、シリコン酸化膜７及びフィールド
酸化膜８に跨って、これら両酸化膜７、８及び接続電極
15上に、第１多結晶シリコン層19、第１シリコン酸化膜
層20、第２多結晶シリコン層21及び第２シリコン酸化膜
層22を、この順に積層形成する。

第２図Ｄにおいて、第１多結晶シリコン層19、第１シ
リコン酸化膜層20、第２多結晶シリコン層21及び第２シ
リコン酸化膜層22からなる積層体を含んでシリコン窒化
膜10上に、第３多結晶シリコン層23を形成する。

第２図Ｅにおいて、まず、上記積層体の二側面（紙面
に垂直方向）を露出してこの積層体を覆うように、第３
多結晶シリコン層23をパターニングする。続いて、フッ
酸水溶液を用いて、第１シリコン酸化膜層20及び第２シ
リコン酸化膜層22をエッチング除去する。

その結果、二側面が開放し、一段の棚を有して、２つ
の筒部を備えた棚状構造のストレージノード11が形成さ
れる。

第２図Ｆにおいて、熱酸化法により、ストレージノー
ド11の内表面及び外表面に、キャパシタ酸化膜12を形成
する。

その後、CVD法により、多結晶シリコンを、棚状構造
のストレージノード11の内部に充填し、かつストレージ
ノード11を覆うことにより、セルプレート13を形成す
る。

こうして、ストレージノード11、キャパシタ酸化膜12
及びセルプレート13からなるキャパシタ14が形成され
る。

最後に、キャパシタ14を覆うように、保護シリコン酸
化膜16を形成すると共に、A1からなるビット線17を、保
護酸化膜16を貫通してMOSトランジスタ６のドレイン領
域２に電気的に接続されるように形成し、第１図に示す
半導体記憶装置を形成する。

尚、本実施例によれば、ストレージノード11は、一段
の棚を有するものであるが、第２図Ｃの工程において積
層形成される多結晶シリコン層とシリコン酸化膜層との
積層数を調整することにより、より多くの棚を備えるス
トレージノード11を形成することができる。

（ト） 発明の効果 本発明の半導体記憶装置の製造方法にあっては、簡単
な工程で、棚状構造のストレージノードの内部及び外部
の両方にキャパシタを形成することができ、小型かつ大
容量の半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図Ａ及びＢは本発明の一実施例を示す平面図及び断
面図、第２図Ａ〜Ｆは本発明の一実施例における半導体
記憶装置の製造工程を順次示す断面図である。 ６……MOSトランジスタ、11……ストレージノード、12
……キャパシタ酸化膜（誘電体膜）、13……セルプレー
ト、14……キャパシタ、19……第１多結晶シリコン層
（導電性膜）、20……第１シリコン酸化膜層（絶縁性
膜）、21……第２多結晶シリコン層（導電性膜）、22…
…第２シリコン酸化膜層（絶縁性膜）、23……第３多結
晶シリコン層（導電性膜）。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】トランジスタとこのトランジスタに電気的
   に接続され、ストレージノード、誘電体膜及びセルプレ
   ートからなるキャパシタとを有する半導体記憶装置の製
   造方法において、 トランジスタのソース又はドレイン領域となる不純物拡
   散層に電気的に接続される導電性膜を形成する第１の工
   程と、 前記導電性膜の上に絶縁性膜を形成する第２の工程と、 前記絶縁性膜の上に、導電性膜、絶縁性膜を順次形成す
   るプロセスを少なくとも１回行い、その後、前記各膜
   を、ストレージノードの形状とほぼ合致するようにパタ
   ーニングする第３の工程と、 第３の工程でパターニングした膜の全表面を導電性膜で
   覆う第４の工程と、 少なくとも第４の工程で形成した導電性膜を、第２及び
   第３の工程で形成した絶縁性膜の側面が露出するように
   加工する第５の工程と、 第５の工程で露出した絶縁性膜を除去し、第１乃至第４
   の工程で形成した導電性膜を構成材料とするストレージ
   ノードを形成する第６の工程と、 前記ストレージノードの内外面に誘電体膜を形成する第
   ７の工程と、 前記誘電体膜を覆うように導電性のセルプレートを形成
   する第８の工程と、 を含むことを特徴とした半導体記憶装置の製造方法。