JP2753092B2

JP2753092B2 - 半導体記憶装置の製造方法

Info

Publication number: JP2753092B2
Application number: JP2005644A
Authority: JP
Inventors: 哲前田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-01-12
Filing date: 1990-01-12
Publication date: 1998-05-18
Anticipated expiration: 2013-05-18
Also published as: JPH03211767A

Description

【発明の詳細な説明】［発明の効果］（産業上の利用分野）この発明は、半導体記憶装置の製造方法に係わり、特
に積層型キャパシタ・セルを具備するダイナミック型RA
M（以後、DRAMと称す）の製造方法に関する。

（従来の技術） DRAMは高集積化の一途を辿り、それに伴ってキャパシ
タ面積が減少して、メモリ内容の誤読み出しや、放射線
によるデータ破壊等が大きい問題になっている。このよ
うな問題を解決するため、キャパシタに様々な構造を持
たせる提案がなされている。その一つが積層型キャパシ
タ・セル構造である。

以下、図面を参照して、従来の積層型キャパシタ・セ
ルの製造方法について説明する。

第３図（ａ）ないし第３図（ｃ）は、従来の積層型キ
ャパシタ・セルの製造方法を、特に１ビット分のキャパ
シタ・セルに着目して製造工程順に示した断面図であ
る。

まず、第３図（ａ）に示すように、例えばｐ型半導体
基板101上に、選択酸化法にて、フィールド絶縁膜102を
形成し、素子分離を行なう。次いで、素子領域表面に、
熱酸化法により、ゲート絶縁膜103となる第１の熱酸化
膜を形成する。次いで、全面に、CVD法により、ワード
線104となる第１のポリシリコン層を堆積形成する。次
いで、ホトレジストを用いた写真蝕刻法により、第１の
ポリシリコン層を、所定のワード線104（104₁,104₂）形
状にパターニングする。次いで、パターニングされたワ
ード線104と、フィールド絶縁膜102とをマスクにして、
ソース／ドレイン拡散層105形成用の所定ｎ型不純物を
半導体基板101内にイオン注入し、活性化させることに
より、ｎ型ソース／ドレイン拡散層105（105₁,105₂）を
形成する。

次に、第３図（ｂ）に示すように、全面に、CVD法に
より、第１の層間絶縁膜106を堆積形成する。次いで、
ホトレジストを用いた写真蝕刻法により、第１の層間絶
縁膜106に、前記ｎ型ソース／ドレイン拡散層105₂に通
じるコンタクト孔107を開孔する。

次に、第３図（ｃ）に示すように、全面に、CVD法に
より、下部キャパシタ電極108となる第２のポリシリコ
ン層を堆積形成する。次いで、ホトレジストを用いた写
真蝕刻法により、第２のポリシリコン層を、所定の下部
キャパシタ電極108の形状にパターニングする。次い
で、下部キャパシタ電極108の表面に、熱酸化法によ
り、キャパシタの誘電体となるシリコン酸化膜からなる
キャパシタ絶縁膜109を形成する。次いで、全面に、CVD
法により、上部キャパシタ電極110となる第３のポリシ
リコン層を堆積形成する。次いで、ホトレジストを用い
た写真蝕刻法により、第３のポリシリコン層を、所定の
上部キャパシタ電極110の形状にパターニングする。次
いで、全面に、CVD法により、第２の層間絶縁膜111を堆
積形成する。次いで、ホトレジストを用いた写真蝕刻法
により、第２の層間絶縁膜111、および第１の層間絶縁
膜106に、前記ｎ型ソース／ドレイン拡散層105₁に通じ
るコンタクト孔112を開孔する。次いで、全面に、スパ
ッタ法により、ビット線113となるアルミニウム層を蒸
着する。次いで、ホトレジストを用いた写真蝕刻法によ
り、アルミニウム層を、所定のビット線形状にパターニング
する。

従来のDRAMの積層型キャパシタ・セルは、以上のよう
な製造方法により製造されていた。

しかしながら、このような従来の製造方法では、近年
の素子微細化の進行、すなわちDRAMの集積度の向上に伴
い、以下に説明する問題点が生じている。

DRAMの集積度が上がると、半導体基板101と、下部キ
ャパシタ電極108とを接続するためのコンタクト孔107の
開孔サイズが小さくなる、コンタクト孔107の開孔サイ
ズが小さくなると、下部キャパシタ電極108を構成する
第２のポリシリコン層が、コンタクト孔107の周縁部に
段差をほとんど生じることなく堆積形成されてしまう。
キャパシタ・セル構造では、如何にしてキャパシタ容量
を増大させるかという点が重要である。そこで、積層型
キャパシタ・セル構造では、コンタクト孔107の周縁部
に生じる下部キャパシタ電極108の段差も、キャパシタ
容量の増大に大きく寄与するものとなっている、ところ
が、コンタクト孔107が開孔サイズが小さくなると、コ
ンタクト孔107の周縁部に下部キャパシタ電極108が、段
差をほとんど生じることなく形成されるので、段差を利
用したキャパシタ容量の増大は見込めなくなる。この点
を回避するには、第２のポリシリコン層の膜厚を薄くす
ることによって、コンタクト孔107の周縁部に段差を生
じさせるという手段が考えられる。ところがこの手段で
は、第２のポリシリコン層の膜厚が薄いために、下部キ
ャパシタ電極108の側壁を利用したキャパシタ容量の増
大が見込めなくなるという問題が生じる。

（発明が解決しようとする課題）この発明は前記のような点に鑑みて為されたもので、
その目的は、DRAMの高集積化に伴うキャパシタ容量の低
下を補い、常に充分なキャパシタ容量を確保し得る積層
型キャパシタ・セル構造を提供し、これを具備する半導
体記憶装置の製造方法を提供することにある。

［発明の構成］（課題を解決するための手段）この発明の第１の半導体記憶装置の製造方法は、（イ）第１導電型の半導体基板上の素子分離領域を形
成する工程と、前記基板における素子形成領域に第１の絶縁膜を形成
する工程と、全面に第１の導体膜を形成する工程と、前記第１の導体膜を所定のゲート電極パターンにパタ
ーニングする工程と、前記パターニングされた前記第１の導体膜に対して自
己整合的に第２導電型の不純物を導入し、前記素子形成
領域内に第２導電型の第１、第２の半導体領域を形成す
る工程と、全面に第２の絶縁膜を形成する工程と、全面に第２の導体膜を形成する工程と、全面に第３の絶縁膜を形成する工程と、前記第３の絶縁膜、第２の導体膜、第２の絶縁膜およ
び第１の絶縁膜を貫通し、前記第１および第２の半導体
領域の一方に通じる第１の開孔部を開孔形成する工程
と、前記第１の開孔部を含み、全面に第３の導体膜を形成
する工程と、全面に第１の感光性樹脂膜を塗布する工程と、前記第１の感光性樹脂膜を、少なくとも前記第１の開
孔部上およびその近傍を覆う第１の感光性樹脂膜パター
ンにパターニングする工程と、前記第１の感光性樹脂膜パターンをマスクにして前記
第３の導体膜を選択的に除去する工程と、前記第２の導体膜および第３の導体膜をエッチング障
壁膜として第３の絶縁膜をサイドエッチングを含んで除
去する工程と、前記第１の感光性樹脂膜パターンをマスクにして前記
第２の導体膜を選択的に除去する工程と、前記第１の感光性樹脂膜パターンを除去する工程と、少なくとも露出した前記第２および第３の導体膜表面
に第４の絶縁膜を形成する工程と、前記第３の絶縁膜除去時に形成されたサイドエッチン
グ箇所を含み、全面に第４の導体膜を形成する工程と、全面に第２の感光性樹脂膜を塗布する工程と、前記第２の感光性樹脂膜を、少なくとも前記第２、第
３の導体膜上方を覆う第２の感光性樹脂膜パターンにパ
ターニングする工程と、前記第２の感光性樹脂膜パターンをマスクにして前記
第４の導体膜を選択的に除去する工程と、前記第２の感光性樹脂膜パターンを除去する工程と、全面に第５の絶縁膜を形成する工程と、前記第５の絶縁膜、第２の絶縁膜および第１の絶縁膜
を貫通し、前記第１および第２の半導体領域の他方に通
じる第２の開孔部を開孔形成する工程と、前記第２の開孔部を含み、全面に第５の導体膜を形成
する工程と、前記第５の導体膜をビット線パターンにパターニング
する工程と、を具備することを特徴とする。

この発明の第２の半導体記憶装置の製造方法は、（ロ）第１導電型の半導体基板上の素子分離領域を形
成する工程と、前記基板における素子形成領域に第１の絶縁膜を形成
する工程と、全面に第１の導体膜を形成する工程と、前記第１の導体膜を所定のゲート電極パターンにパタ
ーニングする工程と、前記パターニングされた前記第１の導体膜に対して自
己整合的に第２導電型の不純物を導入し、前記素子形成
領域内に第２導電型の第１、第２の半導体領域を形成す
る工程と、全面に第２の絶縁膜を形成する工程と、全面に第２の導体膜を形成する工程と、全面に第３の絶縁膜を形成する工程と、前記第３の絶縁膜、第２の導体膜、第２の絶縁膜およ
び第１の絶縁膜を貫通し、前記第１および第２の半導体
領域の一方に通じる第１の開孔部を開孔形成する工程
と、前記第１の開孔部内を含み、全面に第３の導体膜を形
成する工程と、全面に第１の感光性樹脂膜を塗布する工程と、前記第１の感光性樹脂膜を、少なくとも前記第１の開
孔部上およびその近傍を覆う第１の感光性樹脂膜パター
ンにパターニングする工程と、前記第１の感光性樹脂膜パターンをマスクにして前記
第３の導体膜を選択的に除去する工程と、前記第２の導体膜および第３の導体膜をエッチング障
壁膜として第３の絶縁膜をサイドエッチングを含んで除
去する工程と、前記第１の感光性樹脂膜パターンを除去する工程と、少なくとも露出した前記第２および第３の導体膜表面
に第４の絶縁膜を形成する工程と、前記第３の絶縁膜除去時に形成されたサイドエッチン
グ箇所を含み、全面に第４の導体膜を形成する工程と、全面に第２の感光性樹脂膜を塗布する工程と、前記第２の感光性樹脂膜を、少なくとも前記第３の導
体膜上方を覆う第２の感光性樹脂膜パターンにパターニ
ングする工程と、前記第２の感光性樹脂膜パターンをマスクにして前記
第４の導体膜、第４の絶縁膜、第２の導体膜を順次選択
的に除去する工程と、前記第２の感光性樹脂膜パターンを除去する工程と、全面に第５の絶縁膜を形成する工程と、前記第５の絶縁膜、第２の絶縁膜および第１の絶縁膜
を貫通し、前記第１および第２の半導体領域の他方に通
じる第２の開孔部を開孔形成する工程と、前記第２の開孔部内を含み、全面に第５の導体膜を形
成する工程と、前記第５の導体膜をビット線パターンにパターニング
する工程と、を具備することを特徴とする。

さらに、（イ）あるいは（ロ）項目記載の半導体記憶
装置の製造方法において、前記第１の開孔部開孔工程は、前記第３の絶縁膜、第２の導体膜、第２の絶縁膜およ
び第１の絶縁膜を貫通し、さらに前記基板内に形成され
る第１および第２の半導体領域の一つを貫通して前記基
板内部領域に通じる第１の開孔部を開孔形成する工程、
並びに前記第１の開孔部内に露出する前記基板内部領域
内面に、第２導電型の不純物を導入する工程であること
を特徴とする。

（作用）この発明による第１の半導体記憶装置の製造方法にあ
っては、まず、第１導電型の半導体基板に素子分離領域を形成
する。

次いで、前記基板における素子形成領域に、ゲート絶
縁膜となる第１の絶縁膜を形成した後、ゲート電極とな
る第１の導体膜を形成する。

次いで、第１の導体膜をゲート電極パターンにパター
ニングした後、基板内にゲート電極に対して自己整合的
に第２導電型の不純物を導入し、ソース／ドレイン領域
となる第２導電型の第１、第２の半導体領域を形成す
る。

次いで、全面に第２の絶縁膜を形成した後、第２の絶
縁膜上に第２の導体膜を、２の導体膜上に第３の絶縁膜
を、順次形成する。

次いで、第３の絶縁膜、第２の導体膜、第２の絶縁膜
および第１の導体膜を貫通し、前記第１の半導体領域の
通じる第１の開孔部を開孔形成する。

この第１の開孔部は、下部キャパシタ電極と、ソース
／ドレイン領域の一方とを接続するためのコンタクト孔
である。

次いで、全面に第３の導体膜を形成する。この時、第
３の導体膜は、前記第１の開孔部内で第２の導体膜を接
触して形成され、後に第２および第３の導体膜は、下部
キャパシタ電極を構成するものとなる。

次いで、全面に第１の感光性樹脂膜を塗布した後、こ
の第１の感光性樹脂膜を、前記第１の開孔部上およびそ
の近傍を覆う第１の感光性樹脂膜パターンにパターニン
グする。

次いで、第１の感光性樹脂膜パターンをマスクにして
前記第３の導体膜を選択的に除去する。この選択的に除
去された箇所には、前記第３の絶縁膜が露出する。

次いで、第２の導体膜および第３の導体膜をエッチン
グ障壁膜として第３の絶縁膜を除去する。この時、前記
感光性樹脂膜パターン下部に残っている第３の導体膜
と、前記第２の導体膜との間では、第３の絶縁膜がサイ
ドエッチングされ、いわゆるギャップ部が形成される。

次いで、前記第１の感光性樹脂膜パターンをマスクに
して前記第２の導体膜を選択的に除去する。

次いで、前記ギャップ部内面も含んで、少くとも第
２、第３の導体膜表面に第４の絶縁膜を形成する。

この第４の絶縁膜は、キャパシタ絶縁膜となるもので
ある。

次いで、前記ギャップ部内も含んで第４の導体膜を形
成する。

この第４の導体膜は、後に上部キャパシタ電極となる
ものである。

次いで、全面に第２の感光性樹脂膜を塗布した後、こ
の第２の感光性樹脂膜を、前記第２、第３の導体膜上方
を覆う第２の感光性樹脂膜パターンにパターニングす
る。

次いで、前記第２の感光性樹脂膜パターンをマスクに
して前記第４の導体膜を選択的に除去する。

次いで、全面の第５の絶縁膜を形成する。これは、一
般に層間絶縁膜と呼ばれている絶縁膜である。

次いで、前記第５の絶縁膜、第２の絶縁膜および第１
の絶縁膜を貫通し、前記第２の半導体領域に通じる第２
の開孔部を開孔形成する。

この第２の開孔部は、ビット線と、ソース／ドレイン
領域の他方とを接続するためのコンタクト孔である。

次いで、全面の第５の導体膜を形成した後、この第５
の導体膜をビット線パターンにパターニングすることで
積層型キャパシタ・セル構造を具備するDRAMが製造、完
成される。

このような製造方法であると、前述のように、第３の
導体膜を選択的に除去した箇所から、第３の絶縁膜を除
去すると、これは、サイドエッチングを伴ってエッチン
グされる。よって、第２の導体膜と第３の導体膜とが空
間を介して対向した、いわゆるギャップ部が形成され
る。

この結果、第１の製造方法は、ギャップ部の内面を利
用し、キャパシタ容量増大を図った積層型キャパシタ・
セル構造が提供され、これを具備するDRAMが容易に製造
できるものである。

また、第２の製造方法にあっては、第２の像体膜と第
３の導体膜とで構成される下部キャパシタ電極形成の
際、両者を同一のマスクにてパターニングしない。

第２の製造方法では、先に第３の導体膜をパターニン
グし、後に第４の導体膜（上部キャパシタ電極）と第２
の導体膜とを、両者同一のマスクにてパターニングする
というようにしている。

この結果、第２の製造方法は、第１の製造方法で製造
される積層型キャパシタ・セル構造より、キャパシタ容
量増大を図れる積層型キャパシタ・セル構造が提供さ
れ、これを具備するDRAMが製造できるものである。

（実施例）以下、図面を参照して、この発明の実施例に係わる半
導体記憶装置の製造方法について説明する。

第１図（ａ）ないし第１図（ｇ）は、この発明の第１
の実施例に係わる半導体記憶装置の製造方法について製
造工程順に示した断面図で、特に１ビット分のキャパシ
タ・セルに着目して図示したものである。

まず、第１図（ａ）に示すように、例えばｐ型半導体
基板１上に、例えば選択酸化法にて、フィールド絶縁膜
２を形成し、素子分離を行なう。次いで、素子領域表面
に、例えば熱酸化法により、ゲート絶縁膜３となる第１
の熱酸化膜を形成する。次いで、全面に、例えばCVD法
により、ワード線４（4₁,4₂）となる第１のポリシリコ
ン膜を堆積形成する。次いで、第１のポリシリコン膜
を、例えばPOCl₃によるリンのデポジット拡散により、
導体化（ｎ型化）する。次いで、例えばホトレジストを
用いた写真蝕刻法により、第１のポリシリコン膜を、所
定のワード線（ゲート電極）４（4₁,4₂）形状にパター
ン形成する。次いで、パターン形成されたワード線４
と、フィールド絶縁膜２とマスクにして、ソース／ドレ
イン拡散層５（5₁,5₂）形成用の所定ｎ型不純物を半導
体基板１内にイオン注入し、活性化させることにより、
ｎ型ソース／ドレイン拡散層５（5₁,5₂）を形成する。

次に、第１図（ｂ）に示すように、全面に、例えばCV
D法により、第１の層間絶縁膜６を堆積形成する。次い
で、例えばCVD法により、下部キャパシタ電極の一部と
なる第２のポリシリコン膜７を堆積形成する。次いで、
第２のポリシリコン膜７を、例えばPOCl₃によるリンの
デポジット拡散により、導体化（ｎ型化）する。次い
で、例えばCVD法により、絶縁膜８を堆積形成する。

次に、第１図（ｃ）に示すように、絶縁膜８、第２の
ポリシリコン膜７、第１の層間絶縁膜６を貫通して
（尚、前記第１の熱酸化膜が残っていればこれも貫通す
る）、ｎ型ソース／ドレイン拡散層5₂に通じる第１のコ
ンタクト孔９を開孔する。次いで、この第１のコンタク
ト孔９内も含む全面に、例えばCVD法により、下部キャ
パシタ電極の一部となる第３のポリシリコン膜10を堆積
形成する。次いで、第３のポリシリコン膜10を、例えば
POCl₃によるリンのデポジット拡散により、導体化（Ｎ
型化）する。

次に、第１図（ｄ）に示すように、全面に、ホトレジ
スト11を塗布し、これを少なくとも第１の開孔部上およ
びその近傍を覆う下部キャパシタ電極の平面形状にパタ
ーニングする。次いで、パターニングされたホトレジス
ト11をマスクにして、第３のポリシリコン膜10を、例え
ばRIE法により異方性エッチングする。

なお、上述のRIE法による異方性エッチングは、第３
のポリシリコン膜10をエッチングした後、引き続いて絶
縁膜８に及んで行なわれても差支えない。

次に、第１図（ｅ）に示すように、第３のポリシリコ
ン膜10と、第２のポリシリコン膜とをエッチング障壁膜
として、絶縁膜８を、例えばCDE法により等方性エッチ
ングする。この時、第２のポリシリコン膜７と、第３の
ポリシリコン膜10とが空間を介して対向した箇所、いわ
ゆるギャップ部13が形成される。

次に、第１図に（ｆ）に示すように、ホトレジスト11
をマスクにして、第２のポリシリコン膜７を、例えばRI
E法により異方性エッチングする。

次に、第１図（ｇ）に示すように、下部キャパシタ電
極12の上記ギャップ13内面も含む表面に、キャパシタの
誘電体となるキャパシタ絶縁膜14を、例えば熱酸化法に
より形成する。次いで、全面に、例えばCVD法により、
上部キャパシタ電極15となる第４のポリシリコン膜を堆
積形成する。次いで、第４のポリシリコン膜を、例えば
POCl₃によるリンのデポジット拡散により、導体化（ｎ
型化）する。次いで、この第４のポリシリコン膜を、ホ
トレジストを用いた写真蝕刻法により、少なくとも前記
ソース／ドレイン拡散層5₁上方に開孔部を有する上部キ
ャパシタ電極の形状にパターン形成する。次いで、全面
に、例えばCVD法により、第２の層間絶縁膜16を堆積形
成する。次いで、第２の層間絶縁膜16、第１の層間絶縁
膜６を貫通して（尚、前記第１の絶縁膜が残っていれば
これも貫通する）、ｎ型ソース／ドレイン拡散層5₁に通
じる第２のコンタクト孔17を開孔する。次いで、この第
２のコンタクト孔17内も含む全面に、例えばスパッタ法
により、ビット線18となるアルミニウム層を形成し、こ
れを所定のビット線18形状にパターニングすることによ
り、DRAMの積層型キャパシタ・セル部が完成する。

このような第１の実施例にかかる半導体記憶装置の製
造方法であると、基板１上に第１の層間絶縁膜６を介し
て第２のポリシリコン膜７が形成され、この第２のポリ
シリコン膜７の上に絶縁膜８が重ねて形成される。これ
らの第１の層間絶縁膜６、第２のポリシリコン膜７およ
び絶縁膜８を貫通して、ソース／ドレイン拡散層5₂に通
じる第１のコンタクト孔９が形成される。さらに、この
コンタクト孔９内を含んで絶縁膜８の上に第３のポリシ
リコン膜10が重ねて形成される。そして、第３のポリシ
リコン膜10を下部キャパシタ電極の形状にパターニング
するとともに、第３のポリシリコン膜10および第２のポ
リシリコン膜７をエッチング障壁膜として上記絶縁膜８
を除去する。このとき、第２のポリシリコン膜７と、第
３のポリシリコン膜10との間にはギャップ部13が形成さ
れる。この結果、第１図（ｅ）に示すように、下部キャ
パシタ電極12は、ギャップ部13を持った形状にて形成さ
れる。上部キャパシタ電極は、このギャップ部13内に入
り込む形でキャパシタ絶縁膜14を介して作り込まれるよ
うになる。

したがって、ギャップ部13の内面を利用することによ
って下部キャパシタ電極12と、上部キャパシタ電極15と
の対向面積の増加が図られる。

結果的に、第１の実施例に係わる製造方法は、集積度
向上に伴ってコンタクト孔９の開孔サイズが縮小したと
しても、キャパシタ容量の低下は補償され、常に充分に
キャパシタ容量が確保される積層型キャパシタ・セル構
造を提供するものであり、これを具備するDRAMの製造方
法となる。

次に、第２図（ａ）および第２図（ｂ）を参照して、
この発明の第２の実施例に係わる半導体記憶装置の製造
方法について説明する。

第２図（ａ）および第２図（ｂ）は、この発明の第２
の実施例に係わる半導体記憶装置の製造方法について、
製造工程順に示した断面図で、特に１ビット分のキャパ
シタ・セルに着目して図示したものである。第２図
（ａ）および第２図（ｂ）において、参照する符号は第
１図（ａ）ないし第１図（ｇ）と対応するものとする。

第２図（ａ）までの製造工程は、上記第１の実施例で
説明した第１図（ａ）ないし第１図（ｅ）の工程と同様
である。よって省略する。

次に、第２図（ｂ）に示すように、上記ギャップ13内
面も含む全面に、キャパシタの誘電体となるキャパシタ
絶縁膜14を、例えば熱酸化法により形成する。次いで、
全面に、例えばCVD法により、上部キャパシタ電極15と
なる第４のポリシリコン膜を堆積形成する。次いで、第
４図のポリシリコン膜を、例えばPOCl₃によるリンのデ
ポジット拡散により、導体化（ｎ型化）する。次いで、
この第４のポリシリコン膜を、ホトレジストを用いた写
真蝕刻法により、上部キャパシタ電極の形状にパターン
形成する。このとき、引き続いてエッチングを行ない、
キャパシタ絶縁膜14をエッチングし、さらに第３のポリ
シリコン膜12を下部キャパシタ電極の形状にパターン形
成する。次いで、全面に、例えばCVD法により、第２の
層間絶縁膜16を堆積形成する。次いで、この第２の層間
絶縁膜16に対して、ｎ型ソース／ドレイン拡散層5₁に通
じる第２のコンタクト孔17を開孔する。次いで、この第
２のコンタクト孔17内も含む全面に、例えばスパッタ法
により、ビット線18となるアルミニウム層を形成し、こ
れを所定のビット線18形状にパターニングすることによ
り、DRAMの積層型キャパシタ・セル部が完成する。

このように、第２のポリシリコン膜７を、第４のポリ
シリコン膜15と同時に、パターニングしても良い。

このような第２の実施例に係わる半導体記憶装置の製
造方法でも、第１の実施例と同様の効果が得られる。

しかも第２の実施例に係わる製造方法の場合、下部キ
ャパシタ電極となる第２のポリシリコン膜７と、上部キ
ャパシタ電極となる第４のポリシリコン膜15とを同時に
パターニングするので、両キャパシタ電極の対向面積が
さらに増える。

結果的に、第２の実施例に係わる製造方法は、いっそ
うのキャパシタ容量の増大を達成できる積層型キャパシ
タ・セル構造を提供するものであり、これを具備するDR
AMの製造方法となる。

尚、上記第１、第２の実施例の製造方法におけるｎ型
ソース／ドレイン拡散層5₂に対するコンタクト孔９の開
孔は、このコンタクト孔９が基板１内に溝を形成するよ
うにして開孔されるものであっても良い。例えばコンタ
クト孔９は、基板１内に形成されるソース／ドレイン拡
散層5₂を貫通し、上記基板１の内部領域まで達して形成
する。そして、基板１内の内部領域まで達するコンタク
ト孔９を開孔形成した後、内部領域が露出した内面に、
上記ソース／ドレイン拡散層5₂と同じ導電型の拡散層
を、上記ソース／ドレイン拡散層5₂と一体化して形成す
る。この拡散層の形成方法は、イオン注入法や、不純物
を含むガラス層あるいはドープオキサイドあるいは後に
堆積形成される第３のポリシリコン膜からの二段階拡散
法等である。

このような製造方法によれば、いわゆるトレンチ型の
キャパシタ・セル構造が、さらに併用されるので、いっ
そうのキャパシタ容量の増大を見込めるキャパシタ・セ
ル構造が提供され、これを具備するDRAMの製造方法とな
る。

［発明の効果］以上説明したように、この発明によれば、DRAMの集積
度向上に伴う、キャパシタ容量の低下が補償され、常に
充分なキャパシタ容量が確保できる積層型キャパシタ・
セル構造が提供され、これを具備する半導体記憶装置の
製造方法が提供される。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｇ）はこの発明の第１の実
施例にかかる半導体記憶装置の製造方法について製造工
程順に示した断面図、第２図（ａ）および第２図（ｂ）
はこの発明の第２の実施例にかかる半導体記憶装置の製
造方法について製造工程順に示した断面図、第３図
（ａ）ないし第３図（ｃ）は従来の半導体記憶装置の製
造方法について製造工程順に示した断面図である。１……ｐ型半導体基板、２……フィールド絶縁膜、３…
…ゲート絶縁膜、4₁、4₂……ワード線、5₁、5₂……ｎ型
ソース／ドレイン拡散層、６……第１の層間絶縁膜、７
……第２のポリシリコン膜、８……絶縁膜、９……第１
のコンタクト孔、10……第３のポリシリコン膜、11……
ホトレジスト、12……下部キャパシタ電極、13……ギャ
ップ、14……キャパシタ絶縁膜、15……第４のポリシリ
コン膜（上部キャパシタ電極）、16……第２の層間絶縁
膜、17……第２のコンタクト孔、18……ビット線。

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基板上の素子分離領域
を形成する工程と、前記基板における素子形成領域に第１の絶縁膜を形成す
る工程と、全面に第１の導体膜を形成する工程と、前記第１の導体膜を所定のゲート電極パターンにパター
ニングする工程と、前記パターニングされた前記第１の導体膜に対して自己
整合的に第２導電型の不純物を導入し、前記素子形成領
域内に第２導電型の第１、第２の半導体領域を形成する
工程と、全面に第２の絶縁膜を形成する工程と、全面に第２の導体膜を形成する工程と、全面に第３の絶縁膜を形成する工程と、前記第３の絶縁膜、第２の導体膜、第２の絶縁膜および
第１の絶縁膜を貫通し、前記第１および第２の半導体領
域の一方に通じる第１の開孔部を開孔形成する工程と、前記第１の開孔部を含み、全面に第３の導体膜を形成す
る工程と、全面に第１の感光性樹脂膜を塗布する工程と、前記第１の感光性樹脂膜を、少なくとも前記第１の開孔
部上およびその近傍を覆う第１の感光性樹脂膜パターン
にパターニングする工程と、前記第１の感光性樹脂膜パターンをマスクにして前記第
３の導体膜を選択的に除去する工程と、前記第２の導体膜および第３の導体膜をエッチング障壁
膜として第３の絶縁膜をサイドエッチングを含んで除去
する工程と、前記第１の感光性樹脂膜パターンをマスクにして前記第
２の導体膜を選択的に除去する工程と、前記第１の感光性樹脂膜パターンを除去する工程と、少なくとも露出した前記第２および第３の導体膜表面に
第４の絶縁膜を形成する工程と、前記第３の絶縁膜除去時に形成されたサイドエッチング
箇所を含み、全面に第４の導体膜を形成する工程と、全面に第２の感光性樹脂膜を塗布する工程と、前記第２の感光性樹脂膜を、少なくとも前記第２、第３
の導体膜上方を覆う第２の感光性樹脂膜パターンにパタ
ーニングする工程と、前記第２の感光性樹脂膜パターンをマスクにして前記第
４の導体膜を選択的に除去する工程と、前記第２の感光性樹脂膜パターンを除去する工程と、全面に第５の絶縁膜を形成する工程と、前記第５の絶縁膜、第２の絶縁膜および第１の絶縁膜を
貫通し、前記第１および第２の半導体領域の他方に通じ
る第２の開孔部を開孔形成する工程と、前記第２の開孔部を含み、全面に第５の導体膜を形成す
る工程と、前記第５の導体膜をビット線パターンにパターニングす
る工程と、を具備することを特徴とする半導体記憶装置の製造方
法。
【請求項２】第１導電型の半導体基板上の素子分離領域
を形成する工程と、前記基板における素子形成領域に第１の絶縁膜を形成す
る工程と、全面に第１の導体膜を形成する工程と、前記第１の導体膜を所定のゲート電極パターンにパター
ニングする工程と、前記パターニングされた前記第１の導体膜に対して自己
整合的に第２導電型の不純物を導入し、前記素子形成領
域内に第２導電型の第１、第２の半導体領域を形成する
工程と、全面に第２の絶縁膜を形成する工程と、全面に第２の導体膜を形成する工程と、全面に第３の絶縁膜を形成する工程と、前記第３の絶縁膜、第２の導体膜、第２の絶縁膜および
第１の絶縁膜を貫通し、前記第１および第２の半導体領
域の一方に通じる第１の開孔部を開孔形成する工程と、前記第１の開孔部内を含み、全面に第３の導体膜を形成
する工程と、全面に第１の感光性樹脂膜を塗布する工程と、前記第１の感光性樹脂膜を、少なくとも前記第１の開孔
部上およびその近傍を覆う第１の感光性樹脂膜パターン
にパターニングする工程と、前記第１の感光性樹脂膜パターンをマスクにして前記第
３の導体膜を選択的に除去する工程と、前記第２の導体膜および第３の導体膜をエッチング障壁
膜として第３の絶縁膜をサイドエッチングを含んで除去
する工程と、前記第１の感光性樹脂膜パターンを除去する工程と、少なくとも露出した前記第２および第３の導体膜表面に
第４の絶縁膜を形成する工程と、前記第３の絶縁膜除去時に形成されたサイドエッチング
箇所を含み、全面に第４の導体膜を形成する工程と、全面に第２の感光性樹脂膜を塗布する工程と、前記第２の感光性樹脂膜を、少なくとも前記第３の導体
膜上方を覆う第２の感光性樹脂膜パターンにパターニン
グする工程と、前記第２の感光性樹脂膜パターンをマスクにして前記第
４の導体膜、第４の絶縁膜、第２の導体膜を順次選択的
に除去する工程と、前記第２の感光性樹脂膜パターンを除去する工程と、全面に第５の絶縁膜を形成する工程と、前記第５の絶縁膜、第２の絶縁膜および第１の絶縁膜を
貫通し、前記第１および第２の半導体領域の他方に通じ
る第２の開孔部を開孔形成する工程と、前記第２の開孔部内を含み、全面に第５の導体膜を形成
する工程と、前記第５の導体膜をビット線パターンにパターニングす
る工程と、を具備することを特徴とする半導体記憶装置の製造方
法。
【請求項３】前記第１の開孔部開孔工程は、前記第３の絶縁膜、第２の導体膜、第２の絶縁膜および
第１の絶縁膜を貫通し、さらに前記基板内に形成される
第１および第２の半導体領域の一つを貫通して前記基板
内部領域に通じる第１の開孔部を開孔形成する工程、並
びに前記第１の開孔部内に露出する前記基板内部領域内
面に、第２導電型の不純物を導入する工程であることを
特徴とする請求項（１）あるいは（２）記載の半導体記
憶装置の製造方法。