JP2838412B2 - 半導体記憶装置のキャパシタおよびその製造方法 - Google Patents

半導体記憶装置のキャパシタおよびその製造方法

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JP2838412B2 JP1083171A JP8317189A JP2838412B2 JP 2838412 B2 JP2838412 B2 JP 2838412B2 JP 1083171 A JP1083171 A JP 1083171A JP 8317189 A JP8317189 A JP 8317189A JP 2838412 B2 JP2838412 B2 JP 2838412B2
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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電荷蓄積容量を増加させることのできる
半導体記憶装置のキャパシタおよびその製造方法に関す
るものである。
［従来の技術］ 第16図は、従来の記憶容量を備えた半導体装置の製造
方法を示した工程断面図である。
第16図（ａ）において、半導体基板１上にたとえば酸
化膜からなる素子分離用絶縁膜３で囲まれた表面領域２
を形成する。
第16図（ｂ）において、表面に形成されたゲート絶縁
膜5a上に、たとえば多結晶シリコンからなる導電膜と、
続いてたとえば酸化膜からなる絶縁膜を堆積し、所定の
位置にゲート電極４が形成するように選択的にエッチン
グを行なう。続いて、たとえば酸化膜からなる絶縁膜を
堆積し、さらに、ゲート電極４以外の表面領域２が露出
するように酸化膜をエッチングし、同時にゲート電極４
の側壁部にも自己整合的に絶縁膜5bを残す。ゲート電極
４は絶縁膜5bにより上面および側面部が被覆される。さ
らに、ゲート電極４の周囲の表面領域２に、たとえばイ
オン注入法により不純物を導入し、基板１とは反対の導
電型の不純物拡散層６を形成する。
第16図（ｃ）において、ゲート電極４の上部から拡散
層６を経て素子分離用絶縁膜３上の、もう１つのゲート
電極４の上部に達する、たとえば多結晶シリコンからな
る導電膜７を形成する。
第16図（ｄ）において、たとえば酸化膜と窒化膜の多
層膜からなる蓄積容積形成用絶縁膜８および、たとえば
多結晶シリコンからなる導電膜９に堆積し、導電膜７を
被覆するように記憶容量部を形成する。
以上のような構成の記憶容量部の蓄積容量は、絶縁膜
８で被覆されている導電膜７を表面（表面部と側面部の
和）に比例する。一般に、記憶素子の占め得る面積が集
積度の向上によって1/kになれば、導電膜７の表面積も1
/kに縮小される。しかしながら、表面積が1/kになって
も表面の周囲の長さは にしかならないので、導電膜７の側面積は、膜厚が同じ
ならば同様に にしか縮小されず、集積度の向上とともに蓄積容量に対
する導電膜７の側面部の寄与率は大きくなる。この側面
積を大きくするために導電膜７の膜厚を厚くすると以下
のような現象が起こる。
第17図は第16図（ｄ）に示す半導体記憶装置の平面図
である。導電膜７は、ゲート電極４などから形成される
高段差をまたいで形成されている。そのため膜厚が厚い
と所定の形状にパターニングする工程において、エッチ
ングを行なっても余分な導電膜７が段差底部の領域10に
除去されずに残りやすくなる。また、さらに膜厚の厚い
導電膜7aは第18図に示すような構造となりやすく上部の
表面積が減少する。
［発明が解決しようとする課題］ 従来の記憶容量を備えた半導体装置は以上のように構
成されているので、容量の極板間対向面積を増加させる
ため導電膜７の膜厚を厚くすると、パターニングの工程
において余分な導電膜が残り、隣接するパターンと短絡
しやすくなるという問題点があった。また、ゲート電極
４などで形成される段差を反映せず、上部の表面積が減
少し容量が減少するという問題点もあった。
この発明は上記のような問題点を解消するためになさ
れたもので、導電膜の膜厚を厚くせずに、パターン短絡
の少ない、容量を増大させた半導体装置およびその製造
方法を得ることを目的とする。
［課題を解決するための手段］ この発明の前提となる半導体記憶装置のキャパシタ
は、その主表面に導電領域を有する半導体基板と、この
半導体基板の主表面上に形成された絶縁層と、絶縁層の
主表面および導電領域上に延びて形成された第１電極層
と、第１電極層の表面を覆う誘電体層と、誘電体層の表
面上に形成された第２電極層とを備える。
請求項１に記載した発明では、次のことを特徴とす
る。すなわち、絶縁層は、第１の絶縁部分と、この第１
の絶縁部分上に部分的に重なるように形成された第２の
絶縁部分とを有する。第１の絶縁部分の上面と第２の絶
縁部分の上面との間には段差部が形成されている。段差
部は、配線層上に重なるように位置している。第１電極
層は、絶縁層の段差部上に乗り上げることによって、そ
の上部表面に段差形状を有している。
請求項２に記載の発明は次のことを特徴とする。すな
わち、第１電極層は、絶縁層の表面から上方に立上がっ
て延びる第１の電極部分と、この第１の電極部分から側
方に突出して延びる第２の電極部分とを備える。第２の
電極部分は、絶縁層の表面から離れている。誘電体層お
よび第２電極層は、第２の電極部分を取囲むように形成
されている。
請求項３に記載の発明は、次のことを特徴とする。す
なわち、第１電極層は、ほぼ均一な厚みの単一層であ
る。
請求項４に記載の発明は、次のことを特徴とする。す
なわち、第１電極層は、その端部または端部近傍に、絶
縁層の表面から上方に立上がって延びる立壁部を有す
る。立壁部は、所定の空間を取囲むように連続的につな
がった筒壁を構成している。誘電体層および第２電極層
は、筒壁の内面および外面を取囲むように形成されてい
る。絶縁層は、第１の絶縁部分と、この第１の絶縁部分
上に部分的に重なるように形成された第２の絶縁部分と
を有する。第１の絶縁部分の上面と第２の絶縁部分の上
面との間には段差部が形成されている。第１電極層は、
絶縁層の段差部上に乗上げている。
請求項５に記載の発明は、次のことを特徴とする。す
なわち、第１電極層は、立壁部の上端において半導体基
板の主表面に対してほぼ平行な方向へ突出して延びる突
起部を有している。
請求項６に記載の発明は、次のことを特徴とする。す
なわち、第１電極層は、導電領域に接触し、かつこの接
触部分から上方に立上がって延びる第１の電極部分と、
この第１の電極部分の上方端から側方に延び、かつ絶縁
層の上面に乗上げる第２の電極部分とを含む。立壁部
は、第２の電極部分から上方に立上がって延びている。
請求項７に記載の発明は、次の工程を備える。
素子分離領域を有する半導体基板の主表面上にゲート
絶縁膜を形成する工程。
ゲート絶縁膜および素子分離領域上に導電層を形成
し、この導電層をパターニングすることによってゲート
電極および配線層を形成する工程。
ゲート電極および配線層の表面および側面を第１の絶
縁層で覆う工程。
ゲート電極をマスクとして半導体基板中に不純物をイ
オン注入して１対の不純物領域を形成する工程。
ゲート電極および配線層上に重なる位置で第１の絶縁
層上に部分的に重なるように第２の絶縁層を形成する工
程。
１対の不純物領域のうちの一方の表面上、第２の絶縁
層によって覆われていない第１絶縁層の表面上、および
第１絶縁層上に重なって位置する第２絶縁層の表面上に
第１電極層を形成する工程。
第１絶縁層と第２絶縁層との間の段差部上に乗上げる
ことによってその上部表面に段差形状を有している第１
電極層の表面上に誘電体層を形成する工程。
誘電体層の表面上に第２電極層を形成する工程。
請求項８に記載の発明は、次の工程を備える。
素子分離領域を有する半導体基板の主表面上にゲート
絶縁膜を形成する工程。
ゲート絶縁膜および素子分離領域上に導電層を形成
し、この導電層をパターニングすることによってゲート
電極および配線層を形成する工程。
ゲート電極および配線層の表面および側面を第１の絶
縁層で覆う工程。
ゲート電極をマスクとして半導体基板中に不純物をイ
オン注入して１対の不純物領域を形成する工程。
第１の絶縁層上に部分的に重なるように第２の絶縁層
を形成する工程。
１対の不純物領域のうちの一方の表面上、第２の絶縁
層によって覆われていない第１絶縁層の表面上、および
第１絶縁層上に重なって位置する第２絶縁層の表面上に
第１電極層を形成する工程。
第２絶縁層を除去することによって第１電極層の端縁
と第１絶縁層との間に空間を形成する工程。
第２絶縁層除去後の第１電極層は、第１電極層の表面
から上方に立上がって延びる第１の部分と、この第１の
部分から側方に突出して延びる第２の部分とを備えてい
る。上記方法は、さらに、次の工程を備える。
第１電極層の表面上に誘電体層を形成する工程。
誘電体層の表面上に第２電極層を形成する工程。
誘電体層および第２電極層は、第１電極層の端縁を取
囲むように形成されている。
請求項９に記載の発明は、次の工程を備える。
素子分離領域を有する半導体基板の主表面上にゲート
絶縁膜を形成する工程。
ゲート絶縁膜および素子分離領域上に導電層を形成
し、この導電層をパターニングすることによってゲート
電極および配線層を形成する工程。
ゲート電極および配線層の表面および側面を第１の絶
縁層で覆う工程。
ゲート電極をマスクとして半導体基板中に不純物をイ
オン注入して１対の不純物領域を形成する工程。
１対の不純物領域のうちの一方の表面上、および第１
絶縁層の表面上および側面上に第１電極層を形成する工
程。
第１電極層および第１絶縁層上に第２絶縁層を形成す
る工程。
第２絶縁層中に第１電極層の表面に達する開口部を形
成する工程。
開口部の内側面に導電性材料からなる立壁部を形成す
る工程。
第２絶縁層を除去した後に第１電極層の表面上および
立壁部の表面上に誘電体層を形成する工程。
誘電体層の表面上に第２電極層を形成する工程。
［作用］ 本願発明では、第１電極層が段差部上に乗上げること
によってその上部表面に段差形状を有するようにした
り、あるいは第１電極層が上方に立上がって延びる第１
の電極部分と、この第１の電極部分から側方に突出して
延びる第２の電極部分とを備えるようにしたことによ
り、第１電極層の表面積が増大し、結果として電荷蓄積
容量が増大する。
［実施例］ 以下、この発明の一実施例を図について説明する。
第１図は、この発明の第１の実施例による記憶容量を
備えた半導体装置の製造方法を示した工程断面図であ
る。
第１図（ａ）において、半導体基板１上に、たとえば
酸化膜からなる素子分離用絶縁膜３で囲まれた表面領域
２を形成する。
第１図（ｂ）において、表面に形成されたゲート絶縁
膜5a上にゲート電極４を形成し、その上側面部を絶縁膜
5bにより被覆する。またゲート電極４の周囲の表面領域
２に不純物拡散層６を形成する。
第１図（ｃ）において、たとえばシリコンの窒化膜11
を堆積し、その後不要な部分を除去し、ゲート電極４の
上面および側面部の絶縁膜を完全に被覆するように、か
つ不純物拡散層６の表面の大部分は露出するように窒化
膜11をパターニングする。
第１図（ｄ）において、たとえばシリコンの酸化膜12
を堆積し、該酸化膜12の端部が、後に形成される導電膜
７の下側に入り込むように酸化膜12をパターニングす
る。
第１図（ｅ）において、たとえば多結晶シリコンから
なる導電膜７を堆積し、酸化膜12上にその一部が重な
り、酸化膜12、12間に延在するようにパターンを形成す
る。
第１図（ｆ）において、たとえばフッ酸とフッ化アン
モニウムを適当な割合で混合させた酸化膜除去液で、酸
化膜12を除去する。この酸化膜除去工程において、窒化
膜11は絶縁膜5bが同時にエッチング除去されるのを防止
する。
第１図（ｇ）において、蓄積容量形成用絶縁膜８を導
電膜７の露出表面上に、たとえば減圧CVD法などによっ
て一様に堆積する。
第１図（ｈ）において、導電膜９を同様に堆積して導
電膜７を完全に被覆する。最終的に図に示すような構造
を得る。
第１図（ｈ）に示す導電膜７の端部は、第２図（ａ）
に示すように、従来の導電膜７の端部（第２図（ｂ））
よりも表面積が増加している。導電膜７の膜厚をｔ、除
去された酸化膜12の膜厚をt1および導電膜７と酸化膜12
との重なった部分の長さをt2とすると、第２図（ａ）に
おいては、導電膜７の表面および段差部の表面積が増加
し、第２図（ｂ）に示す従来の膜厚ｔから実効的な膜厚
ｔ＋2t1＋t2へ加工上の困難なく大幅に増加することが
できる。このようにして極板間の総対向面積を増加させ
蓄積容量を増加させることができる。
第３図は、この発明の実施例ではないが、蓄積容量を
増加させ得る半導体装置の製造方法を示した工程断面図
である。
第３図（ａ）、（ｂ）に示す工程は前述した第１図
（ａ）、（ｂ）に示す工程と同様である。
第３図（ｃ）において、絶縁膜5bの上面をフォトレジ
スト（図示せず）などをマスクとして段差13を形成する
ようにエッチングする。
第３図（ｄ）において、段差13を乗上げるように導電
膜７を形成する。
第３図（ｅ）において、導電膜７上に蓄積容量形成用
絶縁膜８および導電膜９を順次積層する。
このような構造においても、絶縁膜5bの上面に形成さ
れた段差13に応じて導電膜７の実効的な側面積を増加さ
せ、蓄積容量を増加させることができる。
また、第４図は、この発明の実施例ではないが、蓄積
容量を増加させ得る半導体装置の断面構造図である。
第16図（ｃ）に示す従来の製造方法により得られた構
造に対し、本例では、絶縁膜5bの上面に導電膜７をマス
クとして等方性エッチングを行なう。導電膜７に覆われ
ていない部分および導電膜７の端の直下の絶縁膜5bはエ
ッチングされ、導電膜７の一部裏面が露出するような段
差を形成する。この形成された段差部にも蓄積容量形成
用絶縁膜８および導電膜９を順次積層し、第４図のよう
な構造を得る。
このような構造においても絶縁膜5bの上面に形成され
た段差に応じて導電膜７の実効的な側面積を増加させ、
蓄積容量を増加させることができる。
第５図は、本発明の実施例ではないが、第４図に示す
構造の変形例である。素子分離用絶縁膜３の代わりにフ
ィールドシールド分離のための固定電位を与えられた導
電膜16、その上部および側壁部を被覆する絶縁膜14、そ
の下部を被覆する絶縁膜15を用いた半導体装置に適用し
た場合の構造断面図が第５図に示される。この例におい
ても第４図と同様に蓄積容量は増加する。
第６図は、この発明の第２の実施例を示す半導体装置
の断面構造図である。ゲート電極４の上部に乗上げた導
電膜７の端部はその膜厚が他の部分に比べて厚く形成さ
れている。この膜厚の厚く形成された段差により導電膜
７の実効的な側面積が増加し、蓄積容量を増加させるこ
とができる。なお、本例には前述したフィールドシール
ド分離構造が適用されている。
第７図は、この発明の第３の実施例を示す半導体装置
の断面構造図である。本例では絶縁膜5b上にさらに絶縁
膜17を形成し、絶縁膜5b上面に段差を設けた構造を構成
している。この場合においても導電膜７に段差が設けら
れ、その表面積が増加する。
第８図ないし第10図は、本発明の第４の実施例による
半導体装置の構造を示している。第８図は、DRAM（Dyna
mic Random Access Memory）のメモリセルの平面構
造図であり、第９図は第８図中の切断線Ａ−Ａに沿った
方向からの断面構造図であり、第10図は第８図中の切断
線Ｂ−Ｂに沿った方向からの断面構造図である。これら
の図を参照して、メモリセルは１個のアクセストランジ
スタ21と１つのキャパシタ22とから構成されている。各
メモリセルは半導体基板１の表面上に選択的に形成され
たフィールド分離絶縁膜23によって各々絶縁分離されて
いる。
アクセストランジスタ21は半導体基板１表面に形成さ
れた１対の不純物領域24、24と、薄いゲート酸化膜25を
介して形成されたゲート電極26とを備える。不純物領域
24は相対的に高濃度の不純物領域24aと、相対的に低濃
度の不純物領域24bとのいわゆるLDD（Lightly Doped
Drain）構造を構成している。また、ゲート電極26はワ
ード線27の一部によって構成されている。
キャパシタ22は多結晶シリコンなどの導電材料からな
る下部電極28と、この下部電極28の表面上に形成された
誘電体層29および多結晶シリコンなどからなる上部電極
30とから構成される。
下部電極28はその一部がアクセストランジスタ21の一
方の不純物領域24に接続されている。また、下部領域28
はゲート電極25の上部からフィールド分離酸化膜23の上
部を通るワード線27の上面にまで延在している。さら
に、その一部は鉛直上方に延びた立壁部28aを有してい
る。この下部電極28の立壁部28aは中空直方体の側面に
位置するように構成されている。この立壁部28aにより
下部電極28の表面積は飛躍的に増大する。
次に、第11図（ａ）〜（ｌ）を用いて上記のDRAMのメ
モリセルの製造工程について説明する。
まず、第11図（ａ）において、半導体基板１表面の所
定領域にLOCOS（Local Oxidation of Silicon）法を
用いて厚いフィールド分離酸化膜23を形成する。
次に、第11図（ｂ）において、半導体基板１表面を熱
酸化してフィールド分離酸化膜23に囲まれた半導体基板
表面に酸化膜25を形成する。続いて、減圧CVD法により
リンがドープされた多結晶シリコン層31を形成する。さ
らにその表面上に減圧CVD法により絶縁膜32を形成す
る。
さらに、第11図（ｃ）において、フォトリソグラフィ
法およびドライエッチング法を用いて絶縁膜32、多結晶
シリコン層31および酸化膜25を所定の形状にパターニン
グする。これによってアクセストランジスタ21のゲート
酸化膜25、ゲート電極26およびワード線27が形成され
る。
次に、第11図（ｄ）において、パターニングされたゲ
ート電極26などをマスクとして半導体基板１表面に不純
物イオン33をイオン注入する。半導体基板１中に低濃度
の不純物領域24b、24bが形成される。
さらに、第11図（ｅ）において、全面に減圧CVD法を
用いて酸化膜などの絶縁膜34を堆積する。
さらに、第11図（ｆ）において、絶縁膜34を異方性エ
ッチングにより選択的に除去する。これによりゲート電
極26およびワード線27の上面および側面にのみ絶縁膜3
2、34を残余する。
その後、第11図（ｇ）において、絶縁膜32、34で覆わ
れたゲート電極26およびワード線27をマスクとして半導
体基板１表面に高濃度の不純物イオン35をイオン注入す
る。これにより半導体基板１表面に高濃度の不純物領域
24aが形成される。そして、同時にLDD構造が構成され
る。
次に第11図（ｈ）において、減圧CVD法により窒化膜3
5を半導体基板１表面上の全面に堆積する。そして、こ
の窒化膜35を所定の形状にパターニングする。
そして、第11図（ｉ）において、窒化膜35などの表面
上に減圧CVD法を用いて多結晶シリコン層を堆積する。
そしてフォトリソグラフィ法およびエッチング法を用い
てこの多結晶シリコン層を所定の形状にパターニング
し、下部電極28を形成する。下部電極28の両端部は各々
窒化膜35の上部に乗上げるようにパターニングされる。
さらに、第11図（ｊ）において、下部電極28あるいは
窒化膜35の上面にCVD法を用いて絶縁膜36を厚く堆積す
る。絶縁膜36の膜厚は、この後工程で形成される下部電
極28の立壁部28aの高さを規定する。次に絶縁膜36の所
定の位置に開口部37を形成する。そして、減圧CVD法を
用いて多結晶シリコン層38を絶縁膜36の表面上および開
口部37の内部に堆積する。
次に第11図（ｋ）において、多結晶シリコン層38を異
方性エッチングにより選択的に除去する。これにより、
絶縁膜36の平坦な表面上および下部電極28の上面に堆積
した多結晶シリコン層38が選択的に除去され、また絶縁
膜36の開口部37の内側面に堆積した多結晶シリコン層38
が選択的に残余する。このエッチング工程により下部電
極28と一体化した下部電極の立壁部28aが形成される。
さらに、第11図（ｌ）において、絶縁膜36を除去した
後、減圧CVD法を用いて窒化膜を全面に堆積する。その
後、半導体基板１を酸素雰囲気中で熱処理を施し、堆積
した窒化膜の一部を酸化させ、窒化膜と酸化膜の複合膜
からなる誘電体膜29を形成する。この誘電体膜29は下部
電極28、28aの表面を完全に覆うように形成される。そ
の後、減圧CVD法を用いて多結晶シリコン層30が堆積さ
れる。
この後、多結晶シリコン層30および誘電体膜29が所定
の形状にパターニングされる。さらに、CVD法により酸
化膜などの層間絶縁膜40が全面に厚く堆積される。層間
絶縁膜40中にはコンタクトホール41が形成される。コン
タクトホール41中にはタングステン膜43がCVD法により
選択的に形成される。そして、このタングステン膜43の
表面上および層間絶縁膜40の表面上にスパッタ法を用い
てタングステンシリサイド膜44などを被着し、所定の形
状にパターニングする。この工程によりビット線42が形
成される。以上の工程によりDRAMのメモリセルが製造さ
れる。
なお、上記実施例のビット線42などの配線層は、たと
えば多結晶シリコン層膜、金属シリサイド膜、金属膜、
TiN（チタン窒化）膜あるいはこれらの複合膜を用いて
も構わない。
第12図はこの発明の第５の実施例を示す半導体装置の
断面構造図である。この例においては、上記第４実施例
に対し下部電極28の立壁部28aの上部にさらに水平方向
に延びた突起部28bが形成されている。この突起部28bに
よりさらに下部電極28の外表面が増大する。したがっ
て、これに接して形成される誘電体膜29の対向面積も増
大する。
第13図は第12図に示すDRAMのメモリセルの下部電極28
の製造工程の主要部を示す製造工程断面図であり、上記
第４の実施例の第11図（ｊ）および第11図（ｋ）の工程
に相当するものである。すなわち、絶縁膜36中に形成さ
れた開口部37の内表面および絶縁膜36の表面上には多結
晶シリコン層38が形成される。次に、多結晶シリコン層
38の表面上の所定の形状のレジストパターン44を形成す
る。そして、このレジストパターン44をマスクとして多
結晶シリコン層38を選択的に除去する。このフォトリソ
グラフィ工程およびエッチング工程により下部電極28の
突起部28bが形成される。
第14図は第８図〜第10図、および第12図に示された半
導体装置のキャパシタ立壁部28aの平面形状の変形例を
示している。すなわち、上記のキャパシタの立壁部28a
の平面形状は、たとえば第８図の平面図に示されるよう
に長方形状であった。しかし、キャパシタの下部電極の
立壁部28aはたとえば第14図に示すように長楕円形であ
っても構わないし、さらには円形であっても構わない。
さらに第15図は、DRAMのキャパシタの下部電極28の立
壁部28aが中空でなく、中実の円柱状の場合を示す断面
構造図である。このような形状はメモリセルの素子構造
が微細化された場合において有効となる。さらに、この
立壁部28aの平面形状は円柱状に限らず直方体状であっ
ても構わないし、また楕円形状であっても構わない。
以上のように、この発明においては、キャパシタの下
部電極７、28に対して、その両端部に段差部やあるいは
立壁部などを設けることによりその表面積の拡大を図っ
ている。しかも、平面占有面積の増大を抑制している。
これにより、誘電体膜との対向面積が増大し、キャパシ
タの電荷蓄積容量を増大することができる。
［発明の効果］ 以上のように、この発明によれば、キャパシタの下部
電極層の表面積を増大することができるので、電荷蓄積
容量を増大することができる。
【図面の簡単な説明】
第１図（ａ）〜（ｈ）は、この発明の第１の実施例によ
る半導体装置の製造工程断面図である。第２図は、第１
図に示された半導体装置の導電膜の端部の形状を示した
断面形状図である。第３図（ａ）〜（ｅ）は、蓄積容量
を増加させ得る半導体装置の製造工程断面図である。第
４図は、蓄積容量を増加させ得る他の半導体装置の断面
構造図である。第５図は、蓄積容量を増加させ得るさら
に他の半導体装置の断面構造図である。第６図は、この
発明の第２の実施例による半導体装置の断面構造図であ
る。第７図は、この発明の第３の実施例による半導体装
置の断面構造図である。第８図は、この発明の第４の実
施例を示すDRAMのメモリセルの平面構造図であり、第９
図は第８図中の切断線Ａ−Ａに沿った方向からの断面構
造図、また第10図は第８図中の切断線Ｂ−Ｂに沿った方
向からの断面構造図を示している。第11図（ａ）〜
（ｌ）は、第８図ないし第10図に示されたDRAMのメモリ
セルの製造工程を順に示した製造工程断面図である。第
12図は、この発明の第５の実施例を示すDRAMのメモリセ
ルの断面構造図である。第13図は、第12図に示すメモリ
セルの主要な製造工程を示す製造工程断面図である。第
14図は、第４の実施例および第５の実施例によるメモリ
セルのキャパシタの下部電極の平面形状の変形例を示す
下部電極平面形状模式図である。第15図は、さらに第14
図と同様にキャパシタの下部電極の変形例を示すメモリ
セルの断面構造図である。 第16図（ａ）〜（ｄ）は従来の半導体装置の製造工程断
面図である。第17図は、従来の半導体装置の平面図であ
り、第18図は従来の半導体装置の断面構造図である。 図において、１は半導体基板、４、26、27はゲート電極
（ワード線）、5a、25はゲート絶縁膜、5bは絶縁膜、
７、28は導電膜（下部電極）、８、29は蓄積容量形成用
絶縁膜（誘電体膜）、９、30は導電膜（上部電極）、28
aは下部電極の立壁部、28bは下部電極28の突起部を示し
ている。 なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 義典 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 栄森 貴尚 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 木村 広嗣 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 佐藤 真一 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭61−107768（ＪＰ，Ａ) 特開 昭60−9154（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】その主表面に導電領域（６）を有する半導
    体基板（１）と、 前記半導体基板の主表面上に絶縁膜（5a）を介して形成
    された配線層（４）と、 前記導電領域を露出させた状態で前記半導体基板の主表
    面上および前記配線層上に形成された絶縁層（5b、17）
    と、 前記絶縁層の主表面および前記導電領域上に延びて形成
    された第１電極層（７）と、 前記第１電極層の表面を覆う誘電体層（８）と、 前記誘電体層の表面上に形成された第２電極層（９）と
    を備えた半導体記憶装置のキャパシタにおいて、 前記絶縁層（5b、17）は、第１の絶縁部分（5b）と、こ
    の第１の絶縁部分上に部分的に重なるように形成された
    第２の絶縁部分（17）とを有し、 前記第１の絶縁部分の上面と前記第２の絶縁部分の上面
    との間には段差部が形成されており、 前記段差部は、前記配線層上に重なるように位置してお
    り、 前記第１電極層（７）は、前記絶縁層の段差部上に乗り
    上げることによって、その上部表面に段差形状を有して
    いることを特徴とする、半導体記憶装置のキャパシタ。
  2. 【請求項２】その主表面に導電領域（６）を有する半導
    体基板（１）と、 前記半導体基板の主表面上に形成された絶縁層（5b、1
    1）と、 前記絶縁層の主表面および前記導電領域上に延びて形成
    された第１電極層（７）と、 前記第１電極層の表面を覆う誘電体層（８）と、 前記誘電体層の表面上に形成された第２電極層（９）と
    を備えた半導体記憶装置のキャパシタにおいて、 前記第１電極層（７）は、前記絶縁層の表面から上方に
    立上がって延びる第１の電極部分と、この第１の電極部
    分から側方に突出して延びる第２の電極部分とを備え、 前記第２の電極部分は、前記絶縁層の表面から離れてお
    り、 前記誘電体層（８）および前記第２電極層（９）は、前
    記第２の電極部分を取囲むように形成されていることを
    特徴とする、半導体記憶装置のキャパシタ。
  3. 【請求項３】前記第１電極層は、ほぼ均一な厚みの単一
    層である、請求項２に記載の半導体記憶装置のキャパシ
    タ。
  4. 【請求項４】その主表面に導電領域（24a）を有する半
    導体基板（１）と、 前記半導体基板の主表面上に形成された絶縁層（32、3
    5）と、 前記絶縁層の主表面および前記導電領域上に延びて形成
    された第１電極層（28）と、 前記第１電極層の表面を覆う誘電体層（29）と、 前記誘電体層の表面上に形成された第２電極層（30）と
    を備えた半導体記憶装置のキャパシタにおいて、 前記第１電極層（28）は、その端部または端部近傍に、
    前記絶縁層の表面から上方に立上がって延びる立壁部
    （28a）を有し、 前記立壁部（28a）は、所定の空間を取囲むように連続
    的につながった筒壁を構成しており、 前記誘電体層および前記第２電極層は、前記筒壁の内面
    および外面を取囲むように形成されており、 前記絶縁層は、第１の絶縁部分（32）と、この第１の絶
    縁部分上に部分的に重なるように形成された第２の絶縁
    部分（35）とを有し、 前記第１の絶縁部分の上面と前記第２の絶縁部分の上面
    との間には段差部が形成されており、 前記第１電極層は、前記絶縁層の段差部上に乗り上げて
    いることを特徴とする、半導体記憶装置のキャパシタ。
  5. 【請求項５】前記第１電極層は、前記立壁部の上端にお
    いて前記半導体基板の主表面に対してほぼ平行な方向へ
    突出して延びる突起部（28b）を有している、請求項４
    に記載の半導体記憶装置のキャパシタ。
  6. 【請求項６】前記第１電極層は、前記導電領域に接触
    し、かつこの接触部分から上方に立上がって延びる第１
    の電極部分と、この第１の電極部分の上方端から側方に
    延び、かつ前記絶縁層の上面に乗り上げる第２の電極部
    分とを含み、 前記立壁部は、前記第２の電極部分から上方に立上がっ
    て延びている、請求項４に記載の半導体記憶装置のキャ
    パシタ。
  7. 【請求項７】１つのアクセストランジスタと１つのキャ
    パシタとを有するメモリセルを備えた半導体記憶装置の
    製造方法であって、 素子分離領域を有する半導体基板の主表面上にゲート絶
    縁膜（5a）を形成する工程と、 前記ゲート絶縁膜および前記素子分離領域上に導電層を
    形成し、この導電層をパターニングすることによってゲ
    ート電極（４）および配線層（４）を形成する工程と、 前記ゲート電極および前記配線層の表面および側面を第
    １の絶縁層（5b）で覆う工程と、 前記ゲート電極をマスクとして前記半導体基板中に不純
    物をイオン注入して１対の不純物領域（６）を形成する
    工程と、 前記ゲート電極および前記配線層上に重なる位置で前記
    第１の絶縁層（5b）上に部分的に重なるように第２の絶
    縁層（17）を形成する工程と、 前記１対の不純物領域（６）のうちの一方の表面上、前
    記第２の絶縁層（17）によって覆われていない第１絶縁
    層（5b）の表面上、および前記第１絶縁層上に重なって
    位置する第２絶縁層（17）の表面上に第１電極層（７）
    を形成する工程と、 前記第１絶縁層と前記第２絶縁層との間の段差部上に乗
    り上げることによってその上部表面に段差形状を有して
    いる前記第１電極層の表面上の誘電体層（８）を形成す
    る工程と、 前記誘電体層の表面上に第２電極層（９）を形成する工
    程と、 を備える、半導体記憶装置の製造方法。
  8. 【請求項８】１つのアクセストランジスタと１つのキャ
    パシタとを有するメモリセルを備えた半導体記憶装置の
    製造方法であって、 素子分離領域を有する半導体基板の主表面上にゲート絶
    縁膜（5a）を形成する工程と、 前記ゲート絶縁膜および前記素子分離領域上に導電層を
    形成し、この導電層をパターニングすることによってゲ
    ート電極（４）および配線層（４）を形成する工程と、 前記ゲート電極および前記配線層の表面および側面を第
    １の絶縁層（5b）で覆う工程と、 前記ゲート電極をマスクとして前記半導体基板中に不純
    物をイオン注入して１対の不純物領域（６）を形成する
    工程と、 前記第１の絶縁層（5b）上に部分的に重なるように第２
    の絶縁層（12）を形成する工程と、 前記１対の不純物領域（６）のうちの一方の表面上、前
    記第２の絶縁層（12）によって覆われていない第１絶縁
    層（5b）の表面上、および前記第１絶縁層上に重なって
    位置する第２絶縁層（12）の表面上に第１電極層（７）
    を形成する工程と、 前記第２絶縁層（12）を除去することによって前記第１
    電極層（７）の端縁と前記第１絶縁層（5b）との間に空
    間を形成する工程とを備え、 前記第２絶縁層除去後の前記第１電極層は、前記第１絶
    縁層の表面から上方に立上がって延びる第１の部分と、
    この第１の部分から側方に突出して延びる第２の部分と
    を備えており、 前記方法は、さらに、 前記第１電極層の表面上に誘電体層（８）を形成する工
    程と、 前記誘電体層の表面上に第２電極層（９）を形成する工
    程と、 を備え、 前記誘電体層（８）および前記第２電極層（９）は、前
    記第１電極層（７）の端縁を取囲むように形成されてい
    る、半導体記憶装置の製造方法。
  9. 【請求項９】１つのアクセストランジスタと１つのキャ
    パシタとを有するメモリセルを備えた半導体記憶装置の
    製造方法であって、 素子分離領域を有する半導体基板の主表面上にゲート絶
    縁膜（25）を形成する工程と、 前記ゲート絶縁膜および前記素子分離領域上に導電層を
    形成し、この導電層をパターニングすることによってゲ
    ート電極（26）および配線層（27）を形成する工程と、 前記ゲート電極および前記配線層の表面および側面を第
    １の絶縁層（32、34）で覆う工程と、 前記ゲート電極をマスクとして前記半導体基板中に不純
    物をイオン注入して１対の不純物領域（24a）を形成す
    る工程と、 前記１対の不純物領域（24a）のうちの一方の表面上、
    および前記第１絶縁層（32、34）の表面上および側面上
    に第１電極層（28）を形成する工程と、 前記第１電極層（28）および前記第１絶縁層（32、34）
    上に第２絶縁層（36）を形成する工程と、 前記第２絶縁層（36）中に前記第１電極層（28）の表面
    に達する開口部（37）を形成する工程と、 前記開口部の内側面に導電性材料からなる立壁部（28
    a）を形成する工程と、 前記第２絶縁層を除去した後に前記第１電極層の表面上
    および前記立壁部の表面上に誘電体層（29）を形成する
    工程と、 前記誘電体層の表面上に第２電極層（30）を形成する工
    程と、 を備える、半導体記憶装置の製造方法。
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