JPH05160342A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05160342A JPH05160342A JP3341762A JP34176291A JPH05160342A JP H05160342 A JPH05160342 A JP H05160342A JP 3341762 A JP3341762 A JP 3341762A JP 34176291 A JP34176291 A JP 34176291A JP H05160342 A JPH05160342 A JP H05160342A
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- Japan
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- holes
- hole
- porous
- semiconductor substrate
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 容量を構成する穴の表面積を増大せしめ、よ
り容量値の大きい容量を小面積で半導体基体内に得る。 【構成】 半導体基体１の表面の一部に多孔質形状の穴
５を設け、該穴５に絶縁層６を介して導電材７を埋め込
む。
り容量値の大きい容量を小面積で半導体基体内に得る。 【構成】 半導体基体１の表面の一部に多孔質形状の穴
５を設け、該穴５に絶縁層６を介して導電材７を埋め込
む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に半導体基体に設けた穴によって容量を
形成する半導体装置及びその製造方法に関する。
方法に係り、特に半導体基体に設けた穴によって容量を
形成する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
半導体装置の内部に、小型で大きな容量を形成する技術
がＤＲＡＭのみならず、種々の半導体装置に使用されて
いる。その中でも、トレンチ容量や、スタックト容量、
さらには最近多結晶Ｓｉ表面の凹凸を利用し、容量を形
成する技術等の開発が盛んに行なわれている。
半導体装置の内部に、小型で大きな容量を形成する技術
がＤＲＡＭのみならず、種々の半導体装置に使用されて
いる。その中でも、トレンチ容量や、スタックト容量、
さらには最近多結晶Ｓｉ表面の凹凸を利用し、容量を形
成する技術等の開発が盛んに行なわれている。
【０００３】しかしながら、小チップ化の要求に対し
て、さらに小面積で、安定した大容量を形成する技術が
要求されていた。
て、さらに小面積で、安定した大容量を形成する技術が
要求されていた。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
半導体基体の表面の一部に多孔質形状の穴を有し、該穴
に絶縁層を介して導電材が埋め込まれていることを特徴
とする。
半導体基体の表面の一部に多孔質形状の穴を有し、該穴
に絶縁層を介して導電材が埋め込まれていることを特徴
とする。
【０００５】本発明の半導体装置の製造方法は、半導体
基体の表面の一部から多孔質化処理を行ない該半導体基
体内に空隙を形成する工程と、該空隙から酸化処理を施
し、形成された酸化領域を除去することで多孔質形状の
穴を形成する工程と、前記半導体基体の表面に絶縁化処
理を施し、該穴の壁面に形成された絶縁膜を介して前記
穴に導電材を埋め込む工程と、を備えたことを特徴とす
る。
基体の表面の一部から多孔質化処理を行ない該半導体基
体内に空隙を形成する工程と、該空隙から酸化処理を施
し、形成された酸化領域を除去することで多孔質形状の
穴を形成する工程と、前記半導体基体の表面に絶縁化処
理を施し、該穴の壁面に形成された絶縁膜を介して前記
穴に導電材を埋め込む工程と、を備えたことを特徴とす
る。
【０００６】
【作用】既に説明したトレンチ容量は半導体基体に縦長
の穴を形成し、該穴に絶縁層を介してポリシリコン電極
等を埋め込むことで形成するものである。本発明の半導
体装置は、半導体基体の表面の一部に多孔質形状の穴を
形成することで、穴の表面積を増大せしめ、この多孔質
形状の穴に絶縁層を介して導電材が埋め込むこむことで
電極面積の大きい容量を得るものである。
の穴を形成し、該穴に絶縁層を介してポリシリコン電極
等を埋め込むことで形成するものである。本発明の半導
体装置は、半導体基体の表面の一部に多孔質形状の穴を
形成することで、穴の表面積を増大せしめ、この多孔質
形状の穴に絶縁層を介して導電材が埋め込むこむことで
電極面積の大きい容量を得るものである。
【０００７】なお、多孔質形状の穴を形成する方法とし
ては、以下に示す半導体の多孔質化処理を利用すること
ができる。
ては、以下に示す半導体の多孔質化処理を利用すること
ができる。
【０００８】半導体の多孔質化処理は、Uhlir 等によっ
て１９５６年に半導体の電解研磨の研究過程に於て発見
された（A.Uhlir, Bell Syst.Tech.J., vol 35,333(195
6))。また、ウナガミ等は、陽極化成におけるＳｉの溶
解反応を研究し、ＨＦ溶液中のＳｉの陽極反応には正孔
が必要であり、その反応は、次のようであると報告して
いる（T.ウナガミ: J. Electrochem.Soc., vol. 127, 4
76 (1980) ）。
て１９５６年に半導体の電解研磨の研究過程に於て発見
された（A.Uhlir, Bell Syst.Tech.J., vol 35,333(195
6))。また、ウナガミ等は、陽極化成におけるＳｉの溶
解反応を研究し、ＨＦ溶液中のＳｉの陽極反応には正孔
が必要であり、その反応は、次のようであると報告して
いる（T.ウナガミ: J. Electrochem.Soc., vol. 127, 4
76 (1980) ）。
【０００９】 Si + 2HF + (2-n)e+ → SiF2 + 2H+ + ne- SiF2 + 2HF → SiF4 + H2 SiF4 + 2HF → H2SiF6 又は、 Si + 4HF + (4-λ)e+ → SiF4 + 4H+ + λe- SiF4 + 2HF → H2SiF6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλは夫々Ｓｉ１原子が溶解するた
めに必要な正孔の数であり、ｎ＞２又は、λ＞４なる条
件が満たされた場合に多孔質Ｓｉが形成されるとしてい
る。
ている。また、ｎ及びλは夫々Ｓｉ１原子が溶解するた
めに必要な正孔の数であり、ｎ＞２又は、λ＞４なる条
件が満たされた場合に多孔質Ｓｉが形成されるとしてい
る。
【００１０】このように、多孔質Ｓｉを作製するために
は、正孔が必要であり、Ｎ型Ｓｉに比べてＰ型Ｓｉの方
が多孔質Ｓｉに変質しやすい。しかし、Ｎ型Ｓｉも正孔
の注入があれば、多孔質Ｓｉに変質することが知られて
いる（R.P.Holmstrom and J.Y.Chi. Appl.Phys.Lett. V
ol.42,386(1983) ）。
は、正孔が必要であり、Ｎ型Ｓｉに比べてＰ型Ｓｉの方
が多孔質Ｓｉに変質しやすい。しかし、Ｎ型Ｓｉも正孔
の注入があれば、多孔質Ｓｉに変質することが知られて
いる（R.P.Holmstrom and J.Y.Chi. Appl.Phys.Lett. V
ol.42,386(1983) ）。
【００１１】多孔質Ｓｉ層は、単結晶Ｓｉの密度２．３
３ｇ/cm3に比べて、その密度をＨＦ溶液濃度を５０〜２
０％に変化させることで密度１．１〜０．６ｇ/cm3の範
囲に変化させることができる。また多孔質Ｓｉ層は、透
過電子顕微鏡による観察によれば、平均約６００オング
ストローム程度の径の孔が形成される。
３ｇ/cm3に比べて、その密度をＨＦ溶液濃度を５０〜２
０％に変化させることで密度１．１〜０．６ｇ/cm3の範
囲に変化させることができる。また多孔質Ｓｉ層は、透
過電子顕微鏡による観察によれば、平均約６００オング
ストローム程度の径の孔が形成される。
【００１２】なお、半導体の多孔質化処理のプロセス
は、まず、ＨＦ溶液に接する負電極側の半導体表面から
枝状の空隙が形成され、この空隙が電界の方向に沿って
延びてゆくとともに新たな枝状の空隙が形成されてゆ
き、単結晶層全体が多孔質化される。
は、まず、ＨＦ溶液に接する負電極側の半導体表面から
枝状の空隙が形成され、この空隙が電界の方向に沿って
延びてゆくとともに新たな枝状の空隙が形成されてゆ
き、単結晶層全体が多孔質化される。
【００１３】本発明の半導体装置の製造方法は、多孔質
形状の穴を形成するため、上記多孔質化処理を用いて、
半導体基体の表面の一部から該半導体基体内に所望の大
きさの枝状の空隙を形成し、該空隙から酸化処理を施
し、形成された酸化領域を除去することで、より太い枝
状の空隙（多孔質形状の穴）を形成して表面積の大きい
穴を作製し、該穴に絶縁膜を形成し、この絶縁膜を介し
て導電材を埋め込むことで、電極面積の大きい容量を形
成するものである。
形状の穴を形成するため、上記多孔質化処理を用いて、
半導体基体の表面の一部から該半導体基体内に所望の大
きさの枝状の空隙を形成し、該空隙から酸化処理を施
し、形成された酸化領域を除去することで、より太い枝
状の空隙（多孔質形状の穴）を形成して表面積の大きい
穴を作製し、該穴に絶縁膜を形成し、この絶縁膜を介し
て導電材を埋め込むことで、電極面積の大きい容量を形
成するものである。
【００１４】なお、上記本発明の半導体装置の製造方法
において、半導体基体の表面に絶縁化処理を施し、該穴
の壁面に形成された絶縁膜を表面改質して電子供与性表
面とし、Ｈ2 で希釈したアルキルアルミニウムハイドラ
イドによるＣＶＤ法を用いて該穴に選択的に導電材を埋
め込むことで、半導体基体の上面にＡｌを堆積させず、
穴にのみ選択的にＡｌを堆積させることができる。
において、半導体基体の表面に絶縁化処理を施し、該穴
の壁面に形成された絶縁膜を表面改質して電子供与性表
面とし、Ｈ2 で希釈したアルキルアルミニウムハイドラ
イドによるＣＶＤ法を用いて該穴に選択的に導電材を埋
め込むことで、半導体基体の上面にＡｌを堆積させず、
穴にのみ選択的にＡｌを堆積させることができる。
【００１５】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。 （実施例１）図１（ａ）〜（ｅ）は本発明の第１実施例
の半導体装置の製造方法を示す工程図である。
説明する。 （実施例１）図１（ａ）〜（ｅ）は本発明の第１実施例
の半導体装置の製造方法を示す工程図である。
【００１６】まず、図１（ａ）に示すように、５００μ
ｍの厚さの半導体ウエハー１全面にレジスト２を塗布
し、形成すべき容量の電極となる部分をパターンニング
する。
ｍの厚さの半導体ウエハー１全面にレジスト２を塗布
し、形成すべき容量の電極となる部分をパターンニング
する。
【００１７】その後、陽極化成を行なうと、半導体ウエ
ハー１の多孔質化処理プロセスにおいて、枝状の空隙３
が形成される。
ハー１の多孔質化処理プロセスにおいて、枝状の空隙３
が形成される。
【００１８】ここで、半導体ウエハー１の多孔質化を行
なう装置について、図２を用いて説明する。まず基体と
してＰ型の単結晶シリコン基体１００（半導体ウエハー
１が対応する）を用意する。前述したようにＮ型でも可
能な場合がある。基体１００を図２に示すような装置に
セッティングする。即ち基体１００がフッ酸系の溶液１
０２に接していて、基体１００の一方の側には負の電極
１０３が配置されており、他方の側には正の電極１０１
が配置される。多孔質化はフッ酸系溶液に接している基
体１００の負の電極側から起こる。
なう装置について、図２を用いて説明する。まず基体と
してＰ型の単結晶シリコン基体１００（半導体ウエハー
１が対応する）を用意する。前述したようにＮ型でも可
能な場合がある。基体１００を図２に示すような装置に
セッティングする。即ち基体１００がフッ酸系の溶液１
０２に接していて、基体１００の一方の側には負の電極
１０３が配置されており、他方の側には正の電極１０１
が配置される。多孔質化はフッ酸系溶液に接している基
体１００の負の電極側から起こる。
【００１９】フッ酸系溶液１０２としては、一般的には
濃フッ酸（４９％ＨＦ）を用いる。純水（Ｈ2 Ｏ）で希
釈していくと、流す電流値にもよるが、ある濃度からエ
ッチングが起こってしまうので好ましくない。また陽極
化成中に基体１０２の表面から気泡が発生してしまい、
この気泡を効率よく取り除く目的から、界面活性剤とし
てアルコールを加える場合がある。アルコールとしては
メタノール、エタノール、プロパノール、イソプロパノ
ール等が用いられる。また界面活性剤の代わりに撹はん
器を用いて、溶液を撹はんしながら陽極化成を行っても
よい。電極１０１，１０３に関しては、フッ酸溶液に対
して侵食されないような材料、例えば金（Ａｕ）、白金
（Ｐｔ）等が用いられる。陽極化成を行う電流値は最大
数百ｍＡ／ｃｍ2 であり、最小値は零でなければよい
が、枝状の空隙の長さ，形状等に影響するため、形成す
る容量の値により適当な値に設定する。
濃フッ酸（４９％ＨＦ）を用いる。純水（Ｈ2 Ｏ）で希
釈していくと、流す電流値にもよるが、ある濃度からエ
ッチングが起こってしまうので好ましくない。また陽極
化成中に基体１０２の表面から気泡が発生してしまい、
この気泡を効率よく取り除く目的から、界面活性剤とし
てアルコールを加える場合がある。アルコールとしては
メタノール、エタノール、プロパノール、イソプロパノ
ール等が用いられる。また界面活性剤の代わりに撹はん
器を用いて、溶液を撹はんしながら陽極化成を行っても
よい。電極１０１，１０３に関しては、フッ酸溶液に対
して侵食されないような材料、例えば金（Ａｕ）、白金
（Ｐｔ）等が用いられる。陽極化成を行う電流値は最大
数百ｍＡ／ｃｍ2 であり、最小値は零でなければよい
が、枝状の空隙の長さ，形状等に影響するため、形成す
る容量の値により適当な値に設定する。
【００２０】以上説明した装置により、上記半導体ウエ
ハー１の多孔質化処理を行なった。ここでは、陽極化成
を行う電流値は電流密度１００ｍＡ／ｃｍ2 とした。１
分で深さが約８μｍの枝状の空隙３が形成された。その
後、レジスト２を除去し、純水等により表面の洗浄を行
なう。
ハー１の多孔質化処理を行なった。ここでは、陽極化成
を行う電流値は電流密度１００ｍＡ／ｃｍ2 とした。１
分で深さが約８μｍの枝状の空隙３が形成された。その
後、レジスト２を除去し、純水等により表面の洗浄を行
なう。
【００２１】次に、図１（ｂ）に示すように、酸化温度
９００℃でウエット酸化を行なうと、上記枝状の空隙３
からＳｉの酸化が進み、太い枝状のＳｉＯ2 領域４が形
成される。
９００℃でウエット酸化を行なうと、上記枝状の空隙３
からＳｉの酸化が進み、太い枝状のＳｉＯ2 領域４が形
成される。
【００２２】その後、希フッ酸（例えば、純水：フッ酸
＝２０：１）等により、上記ＳｉＯ2 領域４をエッチン
グし、エッチング終了後、広げられた空隙から希フッ酸
等のエッチング液を純水で洗い流す。このように、図１
（ｃ）に示すように、枝状の空隙を広げて多孔質状の穴
５を形成する。この穴５の大きさは、導電材料の埋め込
みが可能な大きさとする。なお一度のウエット酸化及び
エッチングで所望の大きさの多孔質状の穴を形成するこ
とが困難な場合は、複数回繰り返して行なってもよい。
また複数回繰り返し行なうことは、多孔質状の穴の大き
さを精度よく制御したい場合に有効である。
＝２０：１）等により、上記ＳｉＯ2 領域４をエッチン
グし、エッチング終了後、広げられた空隙から希フッ酸
等のエッチング液を純水で洗い流す。このように、図１
（ｃ）に示すように、枝状の空隙を広げて多孔質状の穴
５を形成する。この穴５の大きさは、導電材料の埋め込
みが可能な大きさとする。なお一度のウエット酸化及び
エッチングで所望の大きさの多孔質状の穴を形成するこ
とが困難な場合は、複数回繰り返して行なってもよい。
また複数回繰り返し行なうことは、多孔質状の穴の大き
さを精度よく制御したい場合に有効である。
【００２３】次に図１（ｄ）に示すように、酸化温度１
０００℃で３０分間ドライ酸化を行ない、基体表面に薄
い酸化膜６を形成し、図１（ｅ）に示すように、多孔質
状の穴５をＡｌ等の導電材７で埋める。なお、導電材と
しては、トレンチキャパシタで用いられているような、
ｐｏｌｙ−Ｓｉ等を用いることもでき、Ｗ等も用いるこ
とができる。導電材７としては導電性を有し且つマイグ
レーションが大きく穴埋めしやすい材料であれば他の材
料を用いてもよい。多孔質状の穴５内を導電材で埋める
技術としては、例えばＡｌ−ＣＶＤ法が有効である。
０００℃で３０分間ドライ酸化を行ない、基体表面に薄
い酸化膜６を形成し、図１（ｅ）に示すように、多孔質
状の穴５をＡｌ等の導電材７で埋める。なお、導電材と
しては、トレンチキャパシタで用いられているような、
ｐｏｌｙ−Ｓｉ等を用いることもでき、Ｗ等も用いるこ
とができる。導電材７としては導電性を有し且つマイグ
レーションが大きく穴埋めしやすい材料であれば他の材
料を用いてもよい。多孔質状の穴５内を導電材で埋める
技術としては、例えばＡｌ−ＣＶＤ法が有効である。
【００２４】Ａｌ−ＣＶＤ法はＨ2 ガスで希釈したアル
キルアルミニウムハイドライドを用いて、圧力１０-3〜
７６０Ｔｏｒｒ程度、基体温度６０〜４５０℃程度で行
なうものであり、その詳細については特願平２−６５５
８号に開示されている。この方法によれば、表面が電子
供与性材料であればＡｌを選択的に堆積することができ
る。以下、Ａｌ−ＣＶＤ法について説明する。
キルアルミニウムハイドライドを用いて、圧力１０-3〜
７６０Ｔｏｒｒ程度、基体温度６０〜４５０℃程度で行
なうものであり、その詳細については特願平２−６５５
８号に開示されている。この方法によれば、表面が電子
供与性材料であればＡｌを選択的に堆積することができ
る。以下、Ａｌ−ＣＶＤ法について説明する。
【００２５】電子供与性材料とは、基体中に自由電子が
存在しているか、もしくは自由電子を意図的に生成せし
めたもので、例えば基体表面上に付着した原料ガス分子
との電子授受により化学反応が促進される表面を有する
材料をいう。例えば、一般に金属や半導体がこれに相当
する。
存在しているか、もしくは自由電子を意図的に生成せし
めたもので、例えば基体表面上に付着した原料ガス分子
との電子授受により化学反応が促進される表面を有する
材料をいう。例えば、一般に金属や半導体がこれに相当
する。
【００２６】具体的には、単結晶シリコン、多結晶シリ
コン、非晶質シリコン等の半導体、III 族元素としての
Ｇａ，Ｉｎ，ＡｌとＶ族元素としてのＰ，Ａｓ，Ｎとを
組合せて成る二元系もしくは三元系もしくは四元系III
−Ｖ族化合物半導体、タングステン、モリブデン、タン
タル、タングステンシリサイド、チタンシリサイド、ア
ルミニウム、アルミニウムシリコン、チタンアルミニウ
ム、チタンナイトライド、銅、アルミニウムシリコン
銅、アルミニウムパラジウム、チタン、モリブデンシリ
サイド、タンタルシリサイド等の金属、合金およびそれ
らのシリサイド等を含む。
コン、非晶質シリコン等の半導体、III 族元素としての
Ｇａ，Ｉｎ，ＡｌとＶ族元素としてのＰ，Ａｓ，Ｎとを
組合せて成る二元系もしくは三元系もしくは四元系III
−Ｖ族化合物半導体、タングステン、モリブデン、タン
タル、タングステンシリサイド、チタンシリサイド、ア
ルミニウム、アルミニウムシリコン、チタンアルミニウ
ム、チタンナイトライド、銅、アルミニウムシリコン
銅、アルミニウムパラジウム、チタン、モリブデンシリ
サイド、タンタルシリサイド等の金属、合金およびそれ
らのシリサイド等を含む。
【００２７】アルキルアルミニウムハイドライドとして
はジメチルアルミニウムハイドライドＤＭＡＨ （ＣＨ
3 ）2 ＡｌＨやモノメチルアルミニウムハイドライドＭ
ＭＡＨ2 ＣＨ3 ＡｌＨ2 などが使える。
はジメチルアルミニウムハイドライドＤＭＡＨ （ＣＨ
3 ）2 ＡｌＨやモノメチルアルミニウムハイドライドＭ
ＭＡＨ2 ＣＨ3 ＡｌＨ2 などが使える。
【００２８】このような構成の基体に対して、Ａｌは原
料ガスとＨ2 との反応系において単純な熱反応のみで堆
積する。例えば（ＣＨ3 ）2 ＡｌＨ（ＤＭＡＨ）とＨ2
との反応系における熱反応は基本的に、 と考えられる。ＤＭＡＨは室温で二量体構造をとってい
る。
料ガスとＨ2 との反応系において単純な熱反応のみで堆
積する。例えば（ＣＨ3 ）2 ＡｌＨ（ＤＭＡＨ）とＨ2
との反応系における熱反応は基本的に、 と考えられる。ＤＭＡＨは室温で二量体構造をとってい
る。
【００２９】この範囲に入らない材料、例えばＳｉ
Ｏ2 、Ｓｉ3Ｎ4 、ＳｉＣ、ＢＮ、ダイアモンド、Ａｌ
2 Ｏ3 、ＴａＯ2 などの高絶縁性物質には、ただ単にＨ
2 ガスで希釈したアルキルアルミニウムハイドライドの
低圧ＣＶＤ法では堆積しない。
Ｏ2 、Ｓｉ3Ｎ4 、ＳｉＣ、ＢＮ、ダイアモンド、Ａｌ
2 Ｏ3 、ＴａＯ2 などの高絶縁性物質には、ただ単にＨ
2 ガスで希釈したアルキルアルミニウムハイドライドの
低圧ＣＶＤ法では堆積しない。
【００３０】半導体集積回路などの表面がこの様な非電
子供与性材料からなる層でおおわれていれば、その部分
へのＡｌ堆積を防ぐことが出来る。従ってＳＯＩ技術等
で結晶成長を行なった後この方法でＡｌ電極の成膜を行
なえば、素子部表面にのみＡｌ電極形成が出来、各素子
間のＳｉＯ2 部分には電極が付着しないので、自動的に
素子分離も行なえるという利点がある。
子供与性材料からなる層でおおわれていれば、その部分
へのＡｌ堆積を防ぐことが出来る。従ってＳＯＩ技術等
で結晶成長を行なった後この方法でＡｌ電極の成膜を行
なえば、素子部表面にのみＡｌ電極形成が出来、各素子
間のＳｉＯ2 部分には電極が付着しないので、自動的に
素子分離も行なえるという利点がある。
【００３１】ところで、上記非電子供与性材料において
も、その非電子供与性表面を表面改質により、電子供与
性表面とすることができる。ここで表面改質とは、非電
子供与性表面であってもあたかも自由電子が存在し表面
反応に寄与しえる状態にすることである。例えば、本実
施例の如くＳｉＯ2 上であれば、ＳｉＯ2 の禁制帯幅よ
り大きなエネルギーを有する光の照射を行ない、非電子
供与性表面に自由電子を形成する方法、適度に加速され
た電子線照射により、電子を帯電させるか、もしくは自
由電子を発生させる方法、イオン照射やプラズマ処理に
より表面に存在する、例えば、Ｓｉ−Ｏ結合を切断し、
未結合手による電子の発生も可能である。
も、その非電子供与性表面を表面改質により、電子供与
性表面とすることができる。ここで表面改質とは、非電
子供与性表面であってもあたかも自由電子が存在し表面
反応に寄与しえる状態にすることである。例えば、本実
施例の如くＳｉＯ2 上であれば、ＳｉＯ2 の禁制帯幅よ
り大きなエネルギーを有する光の照射を行ない、非電子
供与性表面に自由電子を形成する方法、適度に加速され
た電子線照射により、電子を帯電させるか、もしくは自
由電子を発生させる方法、イオン照射やプラズマ処理に
より表面に存在する、例えば、Ｓｉ−Ｏ結合を切断し、
未結合手による電子の発生も可能である。
【００３２】本実施例においては、図１（ｄ）に示すよ
うに、酸化膜６が形成されることで非電子供与性面とな
った基体の上面及び多孔質状の穴の壁面のうち、多孔質
状の穴の壁面の酸化膜のみを上記の方法により、電子供
与性面に表面改質し、多孔質状の穴のみにＡｌ（又はＡ
ｌ−Ｓｉ）を堆積させて埋める。
うに、酸化膜６が形成されることで非電子供与性面とな
った基体の上面及び多孔質状の穴の壁面のうち、多孔質
状の穴の壁面の酸化膜のみを上記の方法により、電子供
与性面に表面改質し、多孔質状の穴のみにＡｌ（又はＡ
ｌ−Ｓｉ）を堆積させて埋める。
【００３３】より具体的には、電子ビームを所望の位置
に照射することにより、ＳｉＯ2 の表面を電子供与性表
面に表面改質した後、Ａｌを堆積する場合はＤＭＡＨと
Ｈ2（流量比６５０：１）、Ａｌ−Ｓｉを堆積する場合
はＤＭＡＨとＨ2 とＳｉ2 Ｈ6 を含んだ混合基体（流量
比１５０：１：０．０５）を分解温度以上の温度に加熱
された基体上に供給することで、多孔質状の穴のみにＡ
ｌ又はＡｌ−Ｓｉが堆積し、６０分後に多孔質状の穴全
部が埋められた。
に照射することにより、ＳｉＯ2 の表面を電子供与性表
面に表面改質した後、Ａｌを堆積する場合はＤＭＡＨと
Ｈ2（流量比６５０：１）、Ａｌ−Ｓｉを堆積する場合
はＤＭＡＨとＨ2 とＳｉ2 Ｈ6 を含んだ混合基体（流量
比１５０：１：０．０５）を分解温度以上の温度に加熱
された基体上に供給することで、多孔質状の穴のみにＡ
ｌ又はＡｌ−Ｓｉが堆積し、６０分後に多孔質状の穴全
部が埋められた。
【００３４】以上の工程により、Ｓｉウエハ側と、その
内部に形成された金属電極間に大きな容量が形成され
る。なぜならば、この多孔質状の穴の表面積は極めて大
きいためである。 （実施例２）上記第１実施例においては、半導体基体の
上面から枝状の空隙を形成したが、本実施例ではあらか
じめ、開口部を形成し、この開口部の表面（壁面）から
枝状の空隙を形成している。
内部に形成された金属電極間に大きな容量が形成され
る。なぜならば、この多孔質状の穴の表面積は極めて大
きいためである。 （実施例２）上記第１実施例においては、半導体基体の
上面から枝状の空隙を形成したが、本実施例ではあらか
じめ、開口部を形成し、この開口部の表面（壁面）から
枝状の空隙を形成している。
【００３５】図３（ａ）〜（ｄ）は本発明の第２実施例
の半導体装置の製造方法を示す工程図である。
の半導体装置の製造方法を示す工程図である。
【００３６】まず図３（ａ）に示すように、ウエハー全
面にレジスト８を塗布する。
面にレジスト８を塗布する。
【００３７】次に図３（ｂ）に示すように、形成すべき
容量の電極となる部分のレジストをパターニングし、残
ったレジスト９をマスクとして、Ｓｉ基板をエッチング
して開口部１０を形成する。
容量の電極となる部分のレジストをパターニングし、残
ったレジスト９をマスクとして、Ｓｉ基板をエッチング
して開口部１０を形成する。
【００３８】次に図３（ｃ）に示すように、実施例１と
全く同様に陽極化成により、Ｓｉ基板の開口部１０の表
面から枝状の空隙１１を形成する。この時、図２に示し
た基板１００の配置を電極１０１，１０３に対して直角
に配置し、電界をシリコン基板と平行な方向に印加すれ
ば、図３（ｃ）のように上記枝状の空隙は基板平面と平
行な方向に延びる。なお、多孔質化はフッ酸系溶液に接
している基体１００の負の電極側から起こるので図３
（ｃ）のように左右に枝状の空隙１１を形成するには、
一方向に枝状の空隙を形成した後、基板１００の位置を
１８０度回転させて他方向に枝状の空隙を形成すればよ
い。
全く同様に陽極化成により、Ｓｉ基板の開口部１０の表
面から枝状の空隙１１を形成する。この時、図２に示し
た基板１００の配置を電極１０１，１０３に対して直角
に配置し、電界をシリコン基板と平行な方向に印加すれ
ば、図３（ｃ）のように上記枝状の空隙は基板平面と平
行な方向に延びる。なお、多孔質化はフッ酸系溶液に接
している基体１００の負の電極側から起こるので図３
（ｃ）のように左右に枝状の空隙１１を形成するには、
一方向に枝状の空隙を形成した後、基板１００の位置を
１８０度回転させて他方向に枝状の空隙を形成すればよ
い。
【００３９】その後、第１実施例と全く同様に、レジス
ト除去後、ウエット酸化、ＳｉＯ2のエッチングを行な
って上記枝状の空隙を広げ、ドライ酸化を行なった後、
図３（ｄ）に示すように、壁面に酸化膜の形成された多
孔質状の穴１２内部に埋め込み用電極１３を形成する。
電極としては第１実施例と同様Ａｌでも、多結晶Ｓｉで
も又Ｗでも、導電材で且つマイグレーションが大きく穴
埋めしやすい材料であればよい。
ト除去後、ウエット酸化、ＳｉＯ2のエッチングを行な
って上記枝状の空隙を広げ、ドライ酸化を行なった後、
図３（ｄ）に示すように、壁面に酸化膜の形成された多
孔質状の穴１２内部に埋め込み用電極１３を形成する。
電極としては第１実施例と同様Ａｌでも、多結晶Ｓｉで
も又Ｗでも、導電材で且つマイグレーションが大きく穴
埋めしやすい材料であればよい。
【００４０】これにより、第１実施例に比べ、容量部分
の面積を大幅に増やすことができ、従ってより大きな容
量が形成できる。 （実施例３）上記第２実施例においては、容量部分の面
積を増大することができたが、枝状の空隙がウエハー表
面の平行方向に形成されるために、エッチングにより広
げられた空隙（多孔質状の穴）内に金属電極を埋め込む
際、穴の末端まで金属を埋め込むことは困難な場合があ
る。
の面積を大幅に増やすことができ、従ってより大きな容
量が形成できる。 （実施例３）上記第２実施例においては、容量部分の面
積を増大することができたが、枝状の空隙がウエハー表
面の平行方向に形成されるために、エッチングにより広
げられた空隙（多孔質状の穴）内に金属電極を埋め込む
際、穴の末端まで金属を埋め込むことは困難な場合があ
る。
【００４１】本実施例においては、陽極化成の際、半導
体ウエハーに印加する電界の方向を図４にようにウエハ
ー裏面方向に勾配を持たせるように電極１０１，１０３
を配置して、一方の斜め方向に枝状の空隙を形成し、更
に電極対１０１，１０３をウエハー中心について回転さ
せて電極１０１′，１０３′の位置に配置して、他方の
斜め方向に枝状の空隙を形成することで、枝状の空隙１
１′は開口部の全側壁からほぼ均一に斜め方向に延び
る。このように枝状の空隙はウエハー裏面方向に傾いて
形成されるので、空隙を金属電極で埋める際の技術は第
２実施例よりも容易になる。 （実施例４）本実施例は、ＲＡＭのメモリセルの蓄積容
量部に本発明を用いたものである。本実施例によれば、
従来のトレンチ容量や、スタックト容量に比べて蓄積容
量部の表面積が大きいので、同じセルサイズでも大きな
容量を形成することができる。
体ウエハーに印加する電界の方向を図４にようにウエハ
ー裏面方向に勾配を持たせるように電極１０１，１０３
を配置して、一方の斜め方向に枝状の空隙を形成し、更
に電極対１０１，１０３をウエハー中心について回転さ
せて電極１０１′，１０３′の位置に配置して、他方の
斜め方向に枝状の空隙を形成することで、枝状の空隙１
１′は開口部の全側壁からほぼ均一に斜め方向に延び
る。このように枝状の空隙はウエハー裏面方向に傾いて
形成されるので、空隙を金属電極で埋める際の技術は第
２実施例よりも容易になる。 （実施例４）本実施例は、ＲＡＭのメモリセルの蓄積容
量部に本発明を用いたものである。本実施例によれば、
従来のトレンチ容量や、スタックト容量に比べて蓄積容
量部の表面積が大きいので、同じセルサイズでも大きな
容量を形成することができる。
【００４２】図５はＲＡＭのメモリセルの部分断面図を
示す図である。図５において、１６はワード線、１４は
ビット線に接続されるｎ+ 拡散層、１５は蓄積容量部に
接続される拡散層で、１４，１５はそれぞれＭＯＳＦＥ
Ｔのソース，ドレイン領域となっている。１７は図４に
示した第３実施例の技術を用いて形成した蓄積容量部で
ある。 （実施例５）本実施例も、第４実施例と同様にＲＡＭの
メモリセルの蓄積容量部に本発明を用いたものである
が、本実施例は、図６に示すように、ドレイン領域直下
に蓄積容量部１８を形成したものである。従って第４実
施例より更にセルサイズを縮小することができ、大容量
化に有利である。
示す図である。図５において、１６はワード線、１４は
ビット線に接続されるｎ+ 拡散層、１５は蓄積容量部に
接続される拡散層で、１４，１５はそれぞれＭＯＳＦＥ
Ｔのソース，ドレイン領域となっている。１７は図４に
示した第３実施例の技術を用いて形成した蓄積容量部で
ある。 （実施例５）本実施例も、第４実施例と同様にＲＡＭの
メモリセルの蓄積容量部に本発明を用いたものである
が、本実施例は、図６に示すように、ドレイン領域直下
に蓄積容量部１８を形成したものである。従って第４実
施例より更にセルサイズを縮小することができ、大容量
化に有利である。
【００４３】以下本実施例のＲＡＭのメモリセルの蓄積
容量部の製造方法について図７を用いて説明する。
容量部の製造方法について図７を用いて説明する。
【００４４】まず、図７（ａ）に示すように、公知のメ
モリセル製造工程により、ＮＭＯＳトランジスタ部を形
成する。その後ウエハー全面にレジスト１９を塗布し、
各セルの蓄積容量電極を形成するＮＭＯＳトランジスタ
部のドレイン領域１５上に孔２０を開ける。
モリセル製造工程により、ＮＭＯＳトランジスタ部を形
成する。その後ウエハー全面にレジスト１９を塗布し、
各セルの蓄積容量電極を形成するＮＭＯＳトランジスタ
部のドレイン領域１５上に孔２０を開ける。
【００４５】次に図７（ｂ）に示すように、上記レジス
ト１９をマスクとしてＳｉエッチングを行なって開口部
２１を形成し、その後第３実施例の技術により陽極化成
を行ない、枝状の空隙２２を形成する。
ト１９をマスクとしてＳｉエッチングを行なって開口部
２１を形成し、その後第３実施例の技術により陽極化成
を行ない、枝状の空隙２２を形成する。
【００４６】次に図７（ｃ）に示すようにウエット酸
化、ＳｉＯ2 のエッチングをして多孔質状の穴２３を形
成、ドライ酸化を行なって多孔質穴の壁面を酸化した後
に、多結晶Ｓｉ材料２４で埋める。
化、ＳｉＯ2 のエッチングをして多孔質状の穴２３を形
成、ドライ酸化を行なって多孔質穴の壁面を酸化した後
に、多結晶Ｓｉ材料２４で埋める。
【００４７】最後に多結晶Ｓｉ材料を配線部分を残して
パターンニングし、ウエハー表面に絶縁膜を形成して図
６に示したようなＲＡＭのメモリセルとする。
パターンニングし、ウエハー表面に絶縁膜を形成して図
６に示したようなＲＡＭのメモリセルとする。
【００４８】
【発明の効果】以上詳細に説明したように、本発明によ
る半導体装置によれば、容量を構成する穴の表面積を増
大せしめ、より容量値の大きい容量を小面積で半導体基
体内に得ることができる。
る半導体装置によれば、容量を構成する穴の表面積を増
大せしめ、より容量値の大きい容量を小面積で半導体基
体内に得ることができる。
【００４９】本発明の半導体装置に製造方法によれば、
半導体基体の表面の一部から該半導体基体内に所望の大
きさの枝状の空隙を形成し、該空隙から酸化処理を施
し、形成された酸化領域を除去することで、より太い枝
状の空隙（多孔質形状の穴）を形成して表面積の大きい
穴を作製し、該穴に絶縁膜を形成し、この絶縁膜を介し
て導電材を埋め込むことで、小面積に電極面積の大きい
容量を形成することができる。
半導体基体の表面の一部から該半導体基体内に所望の大
きさの枝状の空隙を形成し、該空隙から酸化処理を施
し、形成された酸化領域を除去することで、より太い枝
状の空隙（多孔質形状の穴）を形成して表面積の大きい
穴を作製し、該穴に絶縁膜を形成し、この絶縁膜を介し
て導電材を埋め込むことで、小面積に電極面積の大きい
容量を形成することができる。
【００５０】なお、上記本発明の半導体装置の製造方法
において、半導体基体の表面に絶縁化処理を施し、該穴
の壁面に形成された絶縁膜を表面改質して電子供与性表
面とし、Ｈ2 で希釈したアルキルアルミニウムハイドラ
イドによるＣＶＤ法を用いて該穴に選択的に導電材を埋
め込むことで、半導体基体の上面にＡｌを堆積させず、
穴にのみ選択的にＡｌを堆積させることができる。
において、半導体基体の表面に絶縁化処理を施し、該穴
の壁面に形成された絶縁膜を表面改質して電子供与性表
面とし、Ｈ2 で希釈したアルキルアルミニウムハイドラ
イドによるＣＶＤ法を用いて該穴に選択的に導電材を埋
め込むことで、半導体基体の上面にＡｌを堆積させず、
穴にのみ選択的にＡｌを堆積させることができる。
【図１】本発明の第１実施例の半導体装置の製造方法を
示す工程図である。
示す工程図である。
【図２】半導体ウエハーの多孔質化を行なう装置の概略
的構成図である。
的構成図である。
【図３】本発明の第２実施例の半導体装置の製造方法を
示す工程図である。
示す工程図である。
【図４】本発明の第３実施例の半導体装置の製造方法の
多孔質化方法を示す説明図である。
多孔質化方法を示す説明図である。
【図５】本発明の第４実施例の半導体装置の構成を示す
断面図である。
断面図である。
【図６】本発明の第５実施例の半導体装置の構成を示す
断面図である。
断面図である。
【図７】本発明の第５実施例の半導体装置の製造方法を
示す工程図である。
示す工程図である。
１ 半導体ウエハー ２ レジスト ３ 枝状の空隙 ４ 太い枝状のＳｉＯ2 領域 ５ 多孔質状の穴 ６ 酸化膜 ７ 導電材 ８ レジスト ９ レジスト １０ 開口部 １１ 枝状の空隙 １２ 多孔質状の穴 １３ 埋め込み用電極 １４ ｎ+ 拡散層 １５ 拡散層 １６ ワード線 １７ 蓄積容量部 １８ 蓄積容量部 １９ レジスト ２０ 孔 ２１ 開口部 ２２ 枝状の空隙 ２３ 多孔質状の穴 ２４ 多結晶Ｓｉ材料
Claims (3)
- 【請求項１】 半導体基体の表面の一部に多孔質形状の
穴を有し、該穴に絶縁層を介して導電材が埋め込まれて
いる半導体装置。 - 【請求項２】 半導体基体の表面の一部から多孔質化処
理を行ない該半導体基体内に空隙を形成する工程と、該
空隙から酸化処理を施し、形成された酸化領域を除去す
ることで多孔質形状の穴を形成する工程と、前記半導体
基体の表面に絶縁化処理を施し、該穴の壁面に形成され
た絶縁膜を介して前記穴に導電材を埋め込む工程と、を
備えた半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、半導体基体の表面に絶縁化処理を施し、該穴の
壁面に形成された絶縁膜を表面改質して電子供与性表面
とし、Ｈ2 で希釈したアルキルアルミニウムハイドライ
ドによるＣＶＤ法を用いて該穴に選択的に導電材を埋め
込むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341762A JPH05160342A (ja) | 1991-12-02 | 1991-12-02 | 半導体装置及びその製造方法 |
| US08/365,318 US5739565A (en) | 1991-12-02 | 1994-12-28 | Semiconductor device and manufacturing process therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341762A JPH05160342A (ja) | 1991-12-02 | 1991-12-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160342A true JPH05160342A (ja) | 1993-06-25 |
Family
ID=18348570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3341762A Pending JPH05160342A (ja) | 1991-12-02 | 1991-12-02 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5739565A (ja) |
| JP (1) | JPH05160342A (ja) |
Cited By (6)
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| EP0903782A2 (en) * | 1997-09-19 | 1999-03-24 | Siemens Aktiengesellschaft | DRAM trench capacitor with enlarged surface |
| WO1999025026A1 (de) * | 1997-11-12 | 1999-05-20 | Epcos Ag | Schaltungsstruktur mit mindestens einem kondensator und verfahren zu dessen herstellung |
| JP2009059990A (ja) * | 2007-09-03 | 2009-03-19 | Rohm Co Ltd | コンデンサ、電子部品、およびコンデンサの製造方法 |
| WO2020184517A1 (ja) * | 2019-03-13 | 2020-09-17 | パナソニックＩｐマネジメント株式会社 | キャパシタ及びその製造方法 |
| WO2021186893A1 (ja) * | 2020-03-17 | 2021-09-23 | パナソニックＩｐマネジメント株式会社 | キャパシタ及びその製造方法 |
| US11862667B2 (en) | 2019-01-21 | 2024-01-02 | Kabushiki Kaisha Toshiba | Capacitor |
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| US6406984B1 (en) * | 1997-10-06 | 2002-06-18 | The United States Of America As Represented By The Secretary Of The Navy | Method of making improved electrical contact to porous silicon using intercalated conductive materials |
| EP0921572B1 (de) * | 1997-10-21 | 2010-07-14 | Infineon Technologies AG | Verfahren zur Herstellung einer DRAM-Zelle mit Kondensator in separatem Substrat |
| US6455344B1 (en) * | 1998-05-19 | 2002-09-24 | National Science Council | Method of fabricating a planar porous silicon metal-semicoductor-metal photodetector |
| US6333531B1 (en) | 1999-01-29 | 2001-12-25 | International Business Machines Corporation | Dopant control of semiconductor devices |
| US6352893B1 (en) * | 1999-06-03 | 2002-03-05 | Infineon Technologies Ag | Low temperature self-aligned collar formation |
| DE10055711B4 (de) * | 2000-11-10 | 2008-04-30 | Qimonda Ag | Verfahren zur Herstellung von Grabenkondensatoren |
| EP1306894A1 (en) * | 2001-10-19 | 2003-05-02 | Infineon Technologies AG | A method of forming a silicon dioxide layer on a curved Si surface |
| DE10209115B4 (de) * | 2002-03-01 | 2004-05-06 | Robert Bosch Gmbh | Halbleiterbauelement mit porösen Bereichen |
| DE10242877A1 (de) * | 2002-09-16 | 2004-03-25 | Infineon Technologies Ag | Halbleitersubstrat sowie darin ausgebildete Halbleiterschaltung und zugehörige Herstellungsverfahren |
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| DE3806076A1 (de) * | 1988-02-26 | 1989-09-07 | Bayer Ag | Triarylmethan-farbbildner |
| JP2838412B2 (ja) * | 1988-06-10 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置のキャパシタおよびその製造方法 |
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1991
- 1991-12-02 JP JP3341762A patent/JPH05160342A/ja active Pending
-
1994
- 1994-12-28 US US08/365,318 patent/US5739565A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5739565A (en) | 1998-04-14 |
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