JPH0945674A - 蝕刻液及びこれを利用した半導体装置の蝕刻方法 - Google Patents
蝕刻液及びこれを利用した半導体装置の蝕刻方法Info
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- 238000005530 etching Methods 0.000 title claims abstract description 84
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 42
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 42
- 239000010703 silicon Substances 0.000 claims abstract description 42
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000000243 solution Substances 0.000 claims description 54
- 239000007788 liquid Substances 0.000 claims description 25
- 229910017855 NH 4 F Inorganic materials 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000011259 mixed solution Substances 0.000 claims description 5
- 238000002156 mixing Methods 0.000 claims description 5
- 239000004094 surface-active agent Substances 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007796 conventional method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】
【課題】 シリコンとシリコン酸化膜との蝕刻選択比を
調節しうる蝕刻液を利用した半導体装置の蝕刻方法を提
供する。 【解決手段】 半導体装置の蝕刻に利用される蝕刻液に
おいて、前記蝕刻液はＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ2 及び純
水で構成されることを特徴とする。本発明の蝕刻液を用
いてシリコン酸化膜が形成されたシリコン基板を蝕刻す
る時、シリコンとシリコン酸化膜との蝕刻選択比の調節
ができて工程の単純化及び蝕刻効果を極大化させうる。
調節しうる蝕刻液を利用した半導体装置の蝕刻方法を提
供する。 【解決手段】 半導体装置の蝕刻に利用される蝕刻液に
おいて、前記蝕刻液はＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ2 及び純
水で構成されることを特徴とする。本発明の蝕刻液を用
いてシリコン酸化膜が形成されたシリコン基板を蝕刻す
る時、シリコンとシリコン酸化膜との蝕刻選択比の調節
ができて工程の単純化及び蝕刻効果を極大化させうる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造に
使用される蝕刻（エッチング）液及びこれを利用した半
導体装置の蝕刻方法に係り、特にシリコンとシリコン酸
化膜との蝕刻選択比の調節ができる蝕刻液及びこれを利
用した半導体装置の蝕刻方法に関する。
使用される蝕刻（エッチング）液及びこれを利用した半
導体装置の蝕刻方法に係り、特にシリコンとシリコン酸
化膜との蝕刻選択比の調節ができる蝕刻液及びこれを利
用した半導体装置の蝕刻方法に関する。
【０００２】
【従来の技術】一般的に、半導体素子の集積度が増加す
ることにより半導体素子の垂直構造がさらに複雑になっ
て微細パターンの形成のための蝕刻工程及び洗浄工程が
難しくなる。特に、素子分離またはキャパシタの制作の
ために形成するトレンチは高いエネルギーのイオンを使
用してシリコン基板を蝕刻して得られるので、蝕刻の後
に損傷されたシリコン層が必然的に発生する。従って、
前記損傷されたシリコン層に因した素子の電気的特性の
劣化を防止するために、前記損傷されたシリコン層は必
ず除去されるべきである。
ることにより半導体素子の垂直構造がさらに複雑になっ
て微細パターンの形成のための蝕刻工程及び洗浄工程が
難しくなる。特に、素子分離またはキャパシタの制作の
ために形成するトレンチは高いエネルギーのイオンを使
用してシリコン基板を蝕刻して得られるので、蝕刻の後
に損傷されたシリコン層が必然的に発生する。従って、
前記損傷されたシリコン層に因した素子の電気的特性の
劣化を防止するために、前記損傷されたシリコン層は必
ず除去されるべきである。
【０００３】図１ないし図３は、従来の技術により損傷
されたシリコン層を除去する方法を説明するために示し
た断面図である。
されたシリコン層を除去する方法を説明するために示し
た断面図である。
【０００４】図１は半導体基板１０に第１酸化膜１２、
第２酸化膜１４を順次的に形成した後これを蝕刻してト
レンチ１６を形成する段階を示す。具体的に、半導体基
板１０、例えばシリコン基板上に熱酸化法により第１酸
化膜１２を形成する。次いで、前記第１酸化膜１２上に
化学気相蒸着法（CVD 方法）により第２酸化膜１４を形
成する。引続き、前記第２酸化膜１４、第１酸化膜１２
及び基板１０を順次的に異方性蝕刻してトレンチ１６を
形成する。この際、トレンチ１６の下部には異方性蝕刻
時使用された高いエネルギーのイオンにより損傷された
シリコン層１７が形成される。
第２酸化膜１４を順次的に形成した後これを蝕刻してト
レンチ１６を形成する段階を示す。具体的に、半導体基
板１０、例えばシリコン基板上に熱酸化法により第１酸
化膜１２を形成する。次いで、前記第１酸化膜１２上に
化学気相蒸着法（CVD 方法）により第２酸化膜１４を形
成する。引続き、前記第２酸化膜１４、第１酸化膜１２
及び基板１０を順次的に異方性蝕刻してトレンチ１６を
形成する。この際、トレンチ１６の下部には異方性蝕刻
時使用された高いエネルギーのイオンにより損傷された
シリコン層１７が形成される。
【０００５】図２は前記損傷されたシリコン層１７を除
去する段階を示す。具体的に、前記損傷されたシリコン
層１７をＨＮＯ3 とＨＦが混合された蝕刻液として蝕刻
する。ところが、前記ＨＮＯ3 とＨＦが混合された蝕刻
液はシリコンの蝕刻率が数μm ／分で非常に速くて蝕刻
の必要の厚さ、即ち数十nmを蝕刻するには適しない。ま
た、蝕刻率を遅くするために前記蝕刻液を希釈した場合
にも、数nmから数十nmに蝕刻速度のバラツキが激しくて
使用するに適しない。また、前記蝕刻液としてシリコン
基板を蝕刻する場合シリコン酸化膜はシリコン基板に比
べて約１／１０の蝕刻率を有するので、蝕刻の後には部
材符号Ａのようにアンダーカットが発生してトレンチを
充填する後続工程を難しくする。
去する段階を示す。具体的に、前記損傷されたシリコン
層１７をＨＮＯ3 とＨＦが混合された蝕刻液として蝕刻
する。ところが、前記ＨＮＯ3 とＨＦが混合された蝕刻
液はシリコンの蝕刻率が数μm ／分で非常に速くて蝕刻
の必要の厚さ、即ち数十nmを蝕刻するには適しない。ま
た、蝕刻率を遅くするために前記蝕刻液を希釈した場合
にも、数nmから数十nmに蝕刻速度のバラツキが激しくて
使用するに適しない。また、前記蝕刻液としてシリコン
基板を蝕刻する場合シリコン酸化膜はシリコン基板に比
べて約１／１０の蝕刻率を有するので、蝕刻の後には部
材符号Ａのようにアンダーカットが発生してトレンチを
充填する後続工程を難しくする。
【０００６】図３は第３酸化膜１８及びポリシリコン層
２０を形成する段階を示す。具体的に、トレンチ１６の
表面に第３酸化膜１８を形成した後トレンチ１６を充填
するようにポリシリコン層２０を形成する。この際、前
記図２で発生したアンダーカットの影響でトレンチ１６
の内部にキャビティ２１が生じる問題点がある。
２０を形成する段階を示す。具体的に、トレンチ１６の
表面に第３酸化膜１８を形成した後トレンチ１６を充填
するようにポリシリコン層２０を形成する。この際、前
記図２で発生したアンダーカットの影響でトレンチ１６
の内部にキャビティ２１が生じる問題点がある。
【０００７】一方、損傷されたシリコン層を除去する他
の方法としては損傷されたシリコン層を酸化した後、こ
のように形成された酸化膜を希釈されたＨＦ溶液で蝕刻
しうる。しかし、前記損傷されたシリコン層を酸化させ
て除去する方法はさらに酸化工程を要し、コスト高にな
る短所がある。
の方法としては損傷されたシリコン層を酸化した後、こ
のように形成された酸化膜を希釈されたＨＦ溶液で蝕刻
しうる。しかし、前記損傷されたシリコン層を酸化させ
て除去する方法はさらに酸化工程を要し、コスト高にな
る短所がある。
【０００８】
【発明が解決しょうとする課題】従って、本発明の目的
は前記損傷されたシリコン層を効率よく除去しうる半導
体装置用の蝕刻液を提供することにある。
は前記損傷されたシリコン層を効率よく除去しうる半導
体装置用の蝕刻液を提供することにある。
【０００９】本発明の他の目的は前記蝕刻液を利用して
損傷されたシリコン層を効率よく除去しうる半導体装置
の蝕刻方法を提供することにある。
損傷されたシリコン層を効率よく除去しうる半導体装置
の蝕刻方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に本発明は半導体装置の蝕刻に利用される蝕刻液におい
て、前記蝕刻液はＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ2 及び純水で
構成されることを特徴とする半導体装置の蝕刻液を提供
する。
に本発明は半導体装置の蝕刻に利用される蝕刻液におい
て、前記蝕刻液はＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ2 及び純水で
構成されることを特徴とする半導体装置の蝕刻液を提供
する。
【００１１】前記蝕刻液はＮＨ4 Ｆ、ＨＦ及び純水で構
成された第１溶液と前記Ｈ2 Ｏ2 及び純水で構成された
第２溶液の混合溶液である。前記第１溶液は純水に７：
１の前記ＮＨ4 ＦとＨＦを１８％含む溶液であり、前記
第２溶液は前記Ｈ2 Ｏ2 と純水との比を３：７に構成す
る。前記第１溶液と第２溶液の混合比は体積比として１
／２５以下に構成し、前記蝕刻液は界面活性剤がさらに
含める。
成された第１溶液と前記Ｈ2 Ｏ2 及び純水で構成された
第２溶液の混合溶液である。前記第１溶液は純水に７：
１の前記ＮＨ4 ＦとＨＦを１８％含む溶液であり、前記
第２溶液は前記Ｈ2 Ｏ2 と純水との比を３：７に構成す
る。前記第１溶液と第２溶液の混合比は体積比として１
／２５以下に構成し、前記蝕刻液は界面活性剤がさらに
含める。
【００１２】また、前記他の目的を達成するために本発
明はシリコン酸化膜が形成されたシリコン基板の蝕刻す
る段階を含む半導体装置の蝕刻装置において、前記シリ
コン基板の蝕刻段階はＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ2 及び純
水で構成された蝕刻液を使用して行われることを特徴と
する半導体装置の蝕刻方法を提供する。
明はシリコン酸化膜が形成されたシリコン基板の蝕刻す
る段階を含む半導体装置の蝕刻装置において、前記シリ
コン基板の蝕刻段階はＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ2 及び純
水で構成された蝕刻液を使用して行われることを特徴と
する半導体装置の蝕刻方法を提供する。
【００１３】前記蝕刻液はＮＨ4 ＦとＨＦ及び純水で構
成された第１溶液と前記Ｈ2 Ｏ2 及び純水で構成された
第２溶液の混合溶液である。前記第１溶液は純水に７：
１の前記ＮＨ4 ＦとＨＦを１８％含む溶液であり、前記
第２溶液は前記Ｈ2 Ｏ2 と純水との比が３：７に構成す
る。
成された第１溶液と前記Ｈ2 Ｏ2 及び純水で構成された
第２溶液の混合溶液である。前記第１溶液は純水に７：
１の前記ＮＨ4 ＦとＨＦを１８％含む溶液であり、前記
第２溶液は前記Ｈ2 Ｏ2 と純水との比が３：７に構成す
る。
【００１４】前記第１溶液と第２溶液の混合比は体積比
として１／２５以下で調節した蝕刻液であり、前記蝕刻
液はさらに界面活性剤を含むことができる。
として１／２５以下で調節した蝕刻液であり、前記蝕刻
液はさらに界面活性剤を含むことができる。
【００１５】
【発明の実施の形態】まず、本発明者が案出した蝕刻液
を説明する。本発明の蝕刻液はＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ
2 及び純水で構成される。前記蝕刻液はＮＨ4 Ｆ、ＨＦ
及び純水で構成された第１溶液と前記Ｈ2 Ｏ2 及び純水
で構成された第２溶液の混合溶液で構成する。本発明の
蝕刻液はシリコン基板の表面酸化のためにＨ2 Ｏ2 を含
んでいて、酸化されたシリコン基板の表面の除去のため
にＨＦの濃度が均一に保たれるようにＮＨ4 Ｆを含んで
いる。
を説明する。本発明の蝕刻液はＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ
2 及び純水で構成される。前記蝕刻液はＮＨ4 Ｆ、ＨＦ
及び純水で構成された第１溶液と前記Ｈ2 Ｏ2 及び純水
で構成された第２溶液の混合溶液で構成する。本発明の
蝕刻液はシリコン基板の表面酸化のためにＨ2 Ｏ2 を含
んでいて、酸化されたシリコン基板の表面の除去のため
にＨＦの濃度が均一に保たれるようにＮＨ4 Ｆを含んで
いる。
【００１６】前記第１溶液は純水に７：１のＮＨ4 Ｆと
ＨＦを１８％含む溶液で構成し、前記第２溶液はＨ2 Ｏ
2 と純水との比を３：７に構成する。また、前記第１溶
液と第２溶液との混合比は体積比として１／２５以下に
構成する。特に、本発明の蝕刻液は界面エネルギーを効
果的に低くしてウェッティング特性を向上させるために
界面活性剤をさらに添加しうる。
ＨＦを１８％含む溶液で構成し、前記第２溶液はＨ2 Ｏ
2 と純水との比を３：７に構成する。また、前記第１溶
液と第２溶液との混合比は体積比として１／２５以下に
構成する。特に、本発明の蝕刻液は界面エネルギーを効
果的に低くしてウェッティング特性を向上させるために
界面活性剤をさらに添加しうる。
【００１７】次いで、本発明の蝕刻液を利用する蝕刻方
法を説明する。
法を説明する。
【００１８】図４は本発明により損傷されたシリコン層
を除去する方法を説明するために示した断面図である。
を除去する方法を説明するために示した断面図である。
【００１９】まず、半導体基板１００上に熱酸化法によ
り第１酸化膜１０２を形成する。次いで、前記第１酸化
膜１０２上にCVD 方法により第２酸化膜１０４を形成す
る。引続き、前記第２酸化膜１０４、第１酸化膜１０２
及び基板１００を順次的に異方性蝕刻してトレンチ１０
６を形成する。この際、トレンチ１０６の下部には蝕刻
時使用された高いエネルギーのイオンにより損傷された
シリコン層（図示せず）が形成される。
り第１酸化膜１０２を形成する。次いで、前記第１酸化
膜１０２上にCVD 方法により第２酸化膜１０４を形成す
る。引続き、前記第２酸化膜１０４、第１酸化膜１０２
及び基板１００を順次的に異方性蝕刻してトレンチ１０
６を形成する。この際、トレンチ１０６の下部には蝕刻
時使用された高いエネルギーのイオンにより損傷された
シリコン層（図示せず）が形成される。
【００２０】次いで、前記損傷されたシリコン層を本発
明によりＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ2及び純水で構成され
た蝕刻液を利用して蝕刻する。
明によりＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ2及び純水で構成され
た蝕刻液を利用して蝕刻する。
【００２１】ここで、酸化膜とシリコンの蝕刻率に対し
て図５に基づき説明する。図５は本発明の蝕刻溶液に対
する酸化膜及びシリコン膜の蝕刻率を示したグラフであ
る。具体的に、X 軸はＮＨ4 Ｆ、ＨＦ及び純水で構成さ
れた第１溶液とＨ2 Ｏ2 及び純水で構成された第２溶液
との体積比を１／２５から１／２４０まで変化させた蝕
刻液を示す。Y 軸は非晶質のシリコン膜４２と酸化膜４
０の蝕刻率を示す。図５を参照すれば、酸化膜とシリコ
ン基板との蝕刻選択比を約０．５〜３に保ちながらシリ
コン基板の蝕刻量を１０分当り５０〜３００オングスト
ロームまで調節しうる。こうすれば、前記図２と比べる
時前記図４の部材符号B に示したようにアンダーカット
現象を防止しうる。
て図５に基づき説明する。図５は本発明の蝕刻溶液に対
する酸化膜及びシリコン膜の蝕刻率を示したグラフであ
る。具体的に、X 軸はＮＨ4 Ｆ、ＨＦ及び純水で構成さ
れた第１溶液とＨ2 Ｏ2 及び純水で構成された第２溶液
との体積比を１／２５から１／２４０まで変化させた蝕
刻液を示す。Y 軸は非晶質のシリコン膜４２と酸化膜４
０の蝕刻率を示す。図５を参照すれば、酸化膜とシリコ
ン基板との蝕刻選択比を約０．５〜３に保ちながらシリ
コン基板の蝕刻量を１０分当り５０〜３００オングスト
ロームまで調節しうる。こうすれば、前記図２と比べる
時前記図４の部材符号B に示したようにアンダーカット
現象を防止しうる。
【００２２】さらに、本発明の蝕刻液は蝕刻均一度を３
％内外に調節しうる。
％内外に調節しうる。
【００２３】次いで、トレンチの表面に第３酸化膜（図
示せず）を形成した後トレンチを充填するようにポリシ
リコン層（図示せず）を形成する。引続き、後続される
半導体装置の製造工程を進行する。
示せず）を形成した後トレンチを充填するようにポリシ
リコン層（図示せず）を形成する。引続き、後続される
半導体装置の製造工程を進行する。
【００２４】
【発明の効果】前述したように、本発明の蝕刻液を用い
てシリコン酸化膜が形成されたシリコン基板を蝕刻する
時、シリコンとシリコン酸化膜との蝕刻選択比が調節で
きて工程の単純化及び蝕刻効果を極大化させうる。
てシリコン酸化膜が形成されたシリコン基板を蝕刻する
時、シリコンとシリコン酸化膜との蝕刻選択比が調節で
きて工程の単純化及び蝕刻効果を極大化させうる。
【００２５】本発明は前記実施例に限定されなく、多く
の変形が本発明の技術的思想内で当分野で通常の知識を
有する者により可能であることは明白である。
の変形が本発明の技術的思想内で当分野で通常の知識を
有する者により可能であることは明白である。
【図１】従来の技術により損傷されたシリコン層を除去
する方法を説明するために示した断面図である。
する方法を説明するために示した断面図である。
【図２】従来の技術により損傷されたシリコン層を除去
する別の方法を説明するために示した断面図である。
する別の方法を説明するために示した断面図である。
【図３】従来の技術により損傷されたシリコン層を除去
するその他の方法を説明するために示した断面図であ
る。
するその他の方法を説明するために示した断面図であ
る。
【図４】本発明により損傷されたシリコン層を除去する
方法の一実施例を説明するために示した断面図である。
方法の一実施例を説明するために示した断面図である。
【図５】本発明の蝕刻液に対した酸化膜及び非晶質シリ
コン膜の蝕刻率の一実施例を示したグラフである。
コン膜の蝕刻率の一実施例を示したグラフである。
１００…半導体基板 １０２…第１酸化膜 １０４…第２酸化膜 １０６…トレンチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 明 俊 大韓民国京畿道水原市八達區遠川洞35番地 遠川アパート103棟709號
Claims (10)
- 【請求項１】 半導体装置の蝕刻に利用される蝕刻液に
おいて、 前記蝕刻液はＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ2 及び純水で構成
されることを特徴とする半導体装置の蝕刻液。 - 【請求項２】 前記蝕刻液はＮＨ4 Ｆ、ＨＦ及び純水で
構成された第１溶液と前記Ｈ2 Ｏ2 及び純水で構成され
た第２溶液の混合溶液であることを特徴とする請求項１
に記載の半導体装置の蝕刻液。 - 【請求項３】 前記第１溶液は純水に７：１の前記ＮＨ
4 ＦとＨＦを１８％含む溶液であり、前記第２溶液は前
記Ｈ2 Ｏ2 と純水との比が３：７であることを特徴とす
る請求項２に記載の半導体装置の蝕刻液。 - 【請求項４】 前記第１溶液と第２溶液の混合比は体積
比として１／２５以下であることを特徴とする請求項２
に記載の半導体装置の蝕刻液。 - 【請求項５】 前記蝕刻液はさらに界面活性剤を含むこ
とを特徴とする請求項１に記載の半導体装置の蝕刻液。 - 【請求項６】 シリコン酸化膜が形成されたシリコン基
板の蝕刻する段階を含む半導体装置の蝕刻装置におい
て、 前記シリコン基板の蝕刻段階はＮＨ4 Ｆ、ＨＦ、Ｈ2 Ｏ
2 及び純水で構成された蝕刻液を使用して行われること
を特徴とする半導体装置の蝕刻方法。 - 【請求項７】 前記蝕刻液はＮＨ4 Ｆ、ＨＦ及び純水で
構成された第１溶液と前記Ｈ2 Ｏ2 及び純水で構成され
た第２溶液の混合溶液であることを特徴とする請求項６
に記載の半導体装置の蝕刻方法。 - 【請求項８】 前記第１溶液は純水に７：１の前記ＮＨ
4 ＦとＨＦを１８％含む溶液であり、前記第２溶液は前
記Ｈ2 Ｏ2 と純水との比が３：７であることを特徴とす
る請求項７に記載の半導体装置の蝕刻方法。 - 【請求項９】 前記第１溶液と第２溶液の混合比は体積
比として１／２５以下で調節されることを特徴とする請
求項７に記載の半導体装置の蝕刻方法。 - 【請求項１０】 前記蝕刻液はさらに界面活性剤を含む
ことを特徴とする請求項６に記載の半導体装置の蝕刻方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950022945A KR0175009B1 (ko) | 1995-07-28 | 1995-07-28 | 식각용액 및 이를 이용한 반도체 장치의 식각방법 |
| KR95P22945 | 1995-07-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945674A true JPH0945674A (ja) | 1997-02-14 |
Family
ID=19422093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8157215A Withdrawn JPH0945674A (ja) | 1995-07-28 | 1996-06-18 | 蝕刻液及びこれを利用した半導体装置の蝕刻方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6117350A (ja) |
| JP (1) | JPH0945674A (ja) |
| KR (1) | KR0175009B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6165956A (en) * | 1997-10-21 | 2000-12-26 | Lam Research Corporation | Methods and apparatus for cleaning semiconductor substrates after polishing of copper film |
| JP2000091289A (ja) * | 1998-09-10 | 2000-03-31 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6391793B2 (en) * | 1999-08-30 | 2002-05-21 | Micron Technology, Inc. | Compositions for etching silicon with high selectivity to oxides and methods of using same |
| KR100433059B1 (ko) * | 2001-08-10 | 2004-05-31 | 조헌영 | 석조 문화재 세척용 세정제 제조방법 |
| TWI291736B (en) * | 2002-02-05 | 2007-12-21 | Nanya Technology Corp | Method for forming bottle-shaped trench in semiconductor substrate |
| DE10344351A1 (de) * | 2003-09-24 | 2005-05-19 | Infineon Technologies Ag | Verfahren zum anisotropen Ätzen von Silizium |
| KR100742276B1 (ko) * | 2004-11-10 | 2007-07-24 | 삼성전자주식회사 | 저유전율 유전막을 제거하기 위한 식각 용액 및 이를이용한 저유전율 유전막 식각 방법 |
| KR102710038B1 (ko) * | 2018-12-12 | 2024-09-24 | 오씨아이 주식회사 | 실리콘 기판 식각 용액 및 이를 사용한 반도체 소자의 제조 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3860464A (en) * | 1973-10-11 | 1975-01-14 | Bell Telephone Labor Inc | Oxide etchant |
| JPS59142718A (ja) * | 1983-02-02 | 1984-08-16 | Fujitsu Ltd | 薄膜磁気ヘツド磁極接合部の形成法 |
| JPS6039176A (ja) * | 1983-08-10 | 1985-02-28 | Daikin Ind Ltd | エッチング剤組成物 |
| US4517106A (en) * | 1984-04-26 | 1985-05-14 | Allied Corporation | Soluble surfactant additives for ammonium fluoride/hydrofluoric acid oxide etchant solutions |
| JPS63283028A (ja) * | 1986-09-29 | 1988-11-18 | Hashimoto Kasei Kogyo Kk | 微細加工表面処理剤 |
| US4761244A (en) * | 1987-01-27 | 1988-08-02 | Olin Corporation | Etching solutions containing ammonium fluoride and an alkyl polyaccharide surfactant |
| JPH0353083A (ja) * | 1989-07-20 | 1991-03-07 | Morita Kagaku Kogyo Kk | 半導体素子の金属汚染を防止する方法 |
| JP2581268B2 (ja) * | 1990-05-22 | 1997-02-12 | 日本電気株式会社 | 半導体基板の処理方法 |
| EP0536790B1 (en) * | 1991-10-11 | 2004-03-03 | Canon Kabushiki Kaisha | Method for producing semiconductor articles |
| JPH05217824A (ja) * | 1992-01-31 | 1993-08-27 | Canon Inc | 半導体ウエハ及びその製造方法 |
| JP3191972B2 (ja) * | 1992-01-31 | 2001-07-23 | キヤノン株式会社 | 半導体基板の作製方法及び半導体基板 |
| JPH07302789A (ja) * | 1994-03-11 | 1995-11-14 | Sumitomo Chem Co Ltd | ポリシリコン用エッチング剤、該エッチング剤の製造方法及びポリシリコンのエッチング方法 |
-
1995
- 1995-07-28 KR KR1019950022945A patent/KR0175009B1/ko not_active IP Right Cessation
-
1996
- 1996-06-18 JP JP8157215A patent/JPH0945674A/ja not_active Withdrawn
- 1996-07-19 US US08/684,034 patent/US6117350A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0175009B1 (ko) | 1999-04-01 |
| KR970008397A (ko) | 1997-02-24 |
| US6117350A (en) | 2000-09-12 |
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