DE10344351A1 - Verfahren zum anisotropen Ätzen von Silizium - Google Patents

Verfahren zum anisotropen Ätzen von Silizium Download PDF

Info

Publication number
DE10344351A1
DE10344351A1 DE10344351A DE10344351A DE10344351A1 DE 10344351 A1 DE10344351 A1 DE 10344351A1 DE 10344351 A DE10344351 A DE 10344351A DE 10344351 A DE10344351 A DE 10344351A DE 10344351 A1 DE10344351 A1 DE 10344351A1
Authority
DE
Germany
Prior art keywords
silicon
etching
solution
layers
etched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10344351A
Other languages
English (en)
Inventor
Kevin Huang
Kristin Schupke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Nanya Technology Corp
Original Assignee
Infineon Technologies AG
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG, Nanya Technology Corp filed Critical Infineon Technologies AG
Priority to DE10344351A priority Critical patent/DE10344351A1/de
Priority to TW093127348A priority patent/TWI260708B/zh
Priority to US10/943,017 priority patent/US7479461B2/en
Publication of DE10344351A1 publication Critical patent/DE10344351A1/de
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30608Anisotropic liquid etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Weting (AREA)
  • Silicon Compounds (AREA)

Abstract

Die vorliegende Erfindung stellt ein Verfahren zum anisotropen Ätzen von Silizium bereit unter Verwendung einer Lösung, die NH¶4¶F und HF enthält.

Description

  • Die Erfindung bezieht sich auf eine Zusammensetzung zum anisotropen Ätzen von Silizium.
  • In der Halbleitertechnologie müssen die Materialien wie zum Beispiel Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4), Polysilizium, Silizium, Aluminium und andere Materialien geätzt werden, um ein strukturiertes Substrat zu erhalten, das anschließend weiterbehandelt werden kann. Der Zweck des Ätzens eines Substrats ist, ein oder mehrere Materialien abzutragen oder das lithografische Muster in die Substratschichten zu übertragen. Der Ätzschritt sollte selektiv erfolgen, das heißt nur ein Material soll geätzt werden, auch wenn eine Vielzahl von Materialien anwesend sein kann.
  • Es gibt eine Vielzahl von Methoden, die zu Zwecken des Ätzens verschiedener Materialien verwendet werden können und all diese Methoden können aufgeteilt werden in eine der zwei Kategorien, nämlich entweder in Trockenätzprozesse oder Nassätzprozesse.
  • Bei den Nassätzprozessen wird das feste Material in die Lösung durch Anwendung von säurehaltigen bzw. laugehaltigen Lösungen übergehen. Eine Ätzlösung kann entweder isotropisch oder anisotropisch mit dem Substrat reagieren. Eine isotropische Ätzlösung ätzt dabei das Material in allen Richtungen, wobei eine anisotropische Ätzlösung das Material nur in eine Richtung ätzt, nämlich 90 Grad zur Substratoberfläche.
  • Es gibt eine Vielzahl von Lösungen, die in der Halbleitertechnologie verwendet werden können, die einerseits sich in der Konzentration und der vorhandenen Zusammensetzungen unterscheiden und andererseits in Bezug auf die Materialien, die geätzt werden sollen.
  • Beim Ätzen von Silizium zum Beispiel, gibt es Lösungen, die das Silizium isotropisch ätzen und manche, die eine Präferenz für eine der kristallografischen Schichten des Siliziumkristalls aufweisen. Nur wenn eine Präferenz für eine der Schichten vorliegt, kann das anisotropische Ätzen stattfinden. Eine Lösung, die besonders bevorzugt zum Ätzen von Silizium verwendet wird, ist Tetramethylammoniumhydroxid (TMAH), wobei diese Lösung eine sehr niedrige Selektivität für die verschiedenen kristallografischen Schichten des Siliziums aufweist.
  • Es gibt aber verschiedene Lösungen, die verwendet werden können, um Silizium anisotropisch zu ätzen. Die meistverwendeten Lösungen sind basisch und weisen zum Beispiel KOH, NaOH, LiOH oder eine Mischung aus Ethylendiamin mit weiteren Komponenten (EDP-Lösung) auf.
  • Wenn Silizium und Siliziumoxid anwesend sind auf einem Substrat, und wenn beide Materialien geätzt werden sollen, wobei Silizium anisotropisch geätzt werden muss, wird üblicherweise ein Zweischrittprozess verwendet.
  • In dem ersten Schritt wird die Siliziumschicht mit Lösungen wie zum Beispiel KOH, NH4OH, TMAH oder Cholin geätzt, da diese Lösungen einerseits sehr hohe Ätzraten in Bezug auf Silizium aufweisen und andererseits eine hohe Selektivität in Bezug auf das Oxid, d.h. Siliziumoxid wird im Idealfall nicht angegriffen. Im zweiten Schritt wird die Siliziumoxidschicht unter Verwendung von HF, das üblicherweise zusammen mit NH4F in einer gepufferten Lösung vorliegt, geätzt. In der Halbleitertechnologie gibt es verschiedene Methoden, eine Schicht aus Siliziumdioxid herzustellen. Die Siliziumdioxidschicht kann zum Beispiel durch thermische Oxidation von Silizium (thermisches Oxid) oder durch Abscheidung von Siliziumdioxid unter Verwendung von Chemical Vapor Deposition (CVD)-Prozess hergestellt werden. Abhängig von der Methode zur Herstellung von Oxidschichten, unterscheiden sich diese Schichten in deren chemischen und mechanischen Eigenschaften. Das thermische Oxid kann zum Beispiel mit einer Lösung, die NH4F/HF/H2O im Verhältnis zu 2:1:7 aufweist mit einer Ätzrate von 50 nm/min geätzt werden, wobei TEOS-Oxid mit derselben Lösung mit einer höheren Ätzrate von ungefähr 150 nm/min geätzt wird. Die Lösung, die NH4F/HF/H2O aufweist, ist dafür bekannt, dass sie beim Ätzen von Siliziumoxid ein hohes Selektivitätsverhältnis von 100:1 in Bezug auf Silizium aufweist. Das bedeutet, dass die Siliziumdioxidschicht 100 Mal schneller geätzt wird als die Siliziumschicht.
  • Die Verwendung der Chemikalien im Zweischrittprozess, wie oben beschrieben, ist allerdings nur in geschlossenen Einrichtungen möglich (point of use tasks) aufgrund der ersten HF-Schritte um das native oder thermale Oxid zu entfernen. Des Weiteren weist die Sequenz mit zwei chemischen Behältern Nachteile in Bezug auf das Benetzungsverhalten auf sowie in der Tatsache, dass die Reaktionen stattfinden, bei denen ein Gas entsteht (H2). Bei den Ätzprozessen sollte nämlich kein Gas entstehen, da die entstandenen Blasen zum unregelmäßigen Ätzen eines Materials führen können.
  • Die Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Ätzen von Siliziumoxid und Siliziumschichten gleichzeitig bereitzustellen, wobei die Siliziumschicht anisotropisch geätzt wird.
  • Die Lösung der Aufgabe ist im Anspruch 1 angegeben.
  • Gemäß der vorliegenden Erfindung wird ein Verfahren zum gleichzeitigen Ätzen von Silizium und Siliziumoxidschicht(en) bereitgestellt, wobei Silizium anisotropisch geätzt wird, unter Verwendung einer Lösung, die NH4F und HF aufweist. Durch die Verwendung dieser sehr stark gepufferten Lösung, die herkömmlicherweise als "BOE" (buffered oxide etch) oder "BHF" bezeichnet wird, ist es möglich, Silizium anisotropisch in einem Tauchschritt zu ätzen, ohne dass es notwendig ist, Siliziumoxid in einem getrennten Schritt zu behandeln. Es ist dadurch möglich, in einem einzigen Umlaufbehälter und mit einer Schrittsequenz den Prozess durchzuführen.
  • Der Vorteil der vorliegenden Erfindung ist es, dass sie die Verwendung der herkömmlichen Nassätzbänke mit Umlaufbehälter zum Ätzen von Siliziumoxid und Siliziumschichten ermöglicht. Die Prozessschrittfolge beinhaltet lediglich einen chemischen Schritt mit dem anschließenden Spül- und Trockenschritt. Alle Prozessparameter, die für BOE bekannt sind, wie zum Beispiel Temperatur, Ätzzeit und die Umlaufgeschwindigkeit, sind frei wählbar und können dem zu erzielenden Ergebnis angepasst werden. Im Vergleich zu schon beschriebenen Chemikalien ist der erste HF-Schritt nicht notwendig, wegen des Nassätzverhaltens von BOE, das nicht selektiv in Bezug auf das Oxid ist. Das Nässverhalten der Si-Oberfläche kann zusätzlich durch einen Benetzungsschritt als ersten Schritt verbessert werden, der durch das Eintauchen des Wafers in deionisiertem Wasser im Spülbehälter stattfinden kann.
  • Gemäß der bevorzugten Ausführungsform, die Zusammensetzung der BOE-Lösung ist ungefähr 40 Gew.-% NH4F und weniger als 0,1 Gew.-% HF, wobei der Rest Wasser ist.
  • Gemäß einer bevorzugten Ausführungsform, ist die Ätzrate des Siliziums ungefähr 5 nm/min in Bezug auf die <100> kristallografische Schicht von Silizium. Die Ätzraten sind nicht nur durch die Temperatur bei der das Ätzen stattfindet beeinflussbar, sondern auch durch die Zusammensetzung der Materialien und durch die Geometrie des Substrats. Z. B. ist bei Deep Trenches (tiefen Gräben) die Ätzrate für die Siliziumschicht ungefähr 2,5 nm/min, da das Ätzen durch die Diffusion der reaktiven Spezien bestimmt wird.
  • In einer bevorzugten Ausführungsform ist die Siliziumoxidschicht eine thermische Siliziumoxidschicht. Solche Schichten können durch Behandlung von Silizium mit Sauerstoff bei erhöhten Temperaturen hergestellt werden, wobei die Temperatur üblicherweise zwischen 700 und 1200°C liegt. Die Ätzrate eines solchen thermischen Oxids ist ungefähr 2 nm/min bei Raumtemperatur.
  • Die bevorzugte Temperatur, bei der das Verfahren der vorliegenden Erfindung stattfindet, ist ungefähr zwischen 20 und 40°C und noch bevorzugter ist als Temperatur für das vorliegende Verfahren Raumtemperatur. Das Ätzen ist aber nicht auf den bevorzugten Temperaturbereich beschränkt und kann in bestimmten Fällen stattfinden sowohl bei einer höheren als auch bei einer niedrigeren Temperatur.
  • Vorzugsweise sind weitere Komponenten nicht anwesend in der erfindungsgemäßen Lösung, aber falls notwendig, können Hilfsmittel zugesetzt werden. Ein Hilfsmittel ist zum Beispiel Benetzungsagens, das der Lösung zugegeben werden kann.
  • In einer bevorzugten Ausführungsform ist aber die Siliziumoberfläche einem Benetzungsschritt vor dem Ätzen unterzogen worden.
  • Das Verfahren der vorliegenden Erfindung zum Ätzen von Silizium und Siliziumoxidschichten wird vorzugsweise in einem Prozess zur Herstellung von Deep Trench Kondensatoren (Grabenkondensatoren) verwendet. In diesem Prozess werden beide Siliziumschichten und Siliziumoxidschichten mit derselben Ätzgeschwindigkeit von ungefähr 2,5 nm/min geätzt.
  • Da die Ätzraten von Silizium und Siliziumoxid in ungefähr demselben Bereich liegen, wenn BEO verwendet wird, gibt es beinahe keine Selektivität zwischen den Si- und SiO2-Schichten.
  • Des weiteren stellt die vorliegende Erfindung eine neue Verwendung von BOE zum anisotropen Ätzen von Siliziumschichten bereit, auch wenn keine SiO2-Schichten anwesend sind. Die Stabilität des gepufferten Systems der vorliegenden Erfindung in Bezug auf die Ätzraten, Uniformität und Badhaltbarkeit zum Entfernen von Oxid ist zwar bekannt aber nicht die Verwendung von BOE zum anisotropen Nassätzen.

Claims (12)

  1. Verfahren zum Ätzen von Silizium und Siliziumoxidschichten gleichzeitig, gekennzeichnet durch die Verwendung einer NH4F und HF enthaltenden Lösung, wobei die Siliziumschicht anisotropisch geätzt wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet , dass die Lösung 40 Gew.-% NH4F und weniger als 0,1 Gew.-% HF aufweist.
  3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Ätzrate des Siliziums ungefähr 2,5 bis 5 nm/min bei Raumtemperatur beträgt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Siliziumoxidschicht eine thermische Oxidschicht ist.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Ätzrate von thermischem Siliziumdioxid ungefähr 2 nm/min bei Raumtemperatur beträgt.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Temperaturbereich in dem das Ätzen stattfindet, ungefähr zwischen 20 bis 40°C liegt.
  7. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Benetzungsschritt, der vor dem Ätzen stattfindet.
  8. Verfahren zur Strukturierung von tiefen Gräben, dadurch gekennzeichnet, dass die Siliziumdioxid und Siliziumschichten gleichzeitig unter Verwendung einer NH4F und HF enthaltenden Lösung geätzt werden, wobei die Siliziumschicht anisotropisch geätzt wird.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Lösung ungefähr 40 Gew.-% NH4F und weniger als 0,1 Gew.-% HF enthält.
  10. Verwendung einer NH4F und HF enthaltenden Lösung zum anisotropen Ätzen von Silizium.
  11. Verwendung nach Anspruch 10, wobei die Lösung 40 Gew.-% NH4F und weniger als 0,1 Gew.-% HF enthält.
  12. Verwendung nach Anspruch 11, dadurch gekennzeichnet, dass die Ätzrate der <100>-Siliziumschicht zwischen 2 und 5 nm/min bei Raumtemperatur beträgt.
DE10344351A 2003-09-24 2003-09-24 Verfahren zum anisotropen Ätzen von Silizium Ceased DE10344351A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10344351A DE10344351A1 (de) 2003-09-24 2003-09-24 Verfahren zum anisotropen Ätzen von Silizium
TW093127348A TWI260708B (en) 2003-09-24 2004-09-09 A method of etching silicon anisotropically
US10/943,017 US7479461B2 (en) 2003-09-24 2004-09-17 Method of etching silicon anisotropically

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10344351A DE10344351A1 (de) 2003-09-24 2003-09-24 Verfahren zum anisotropen Ätzen von Silizium

Publications (1)

Publication Number Publication Date
DE10344351A1 true DE10344351A1 (de) 2005-05-19

Family

ID=34398913

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10344351A Ceased DE10344351A1 (de) 2003-09-24 2003-09-24 Verfahren zum anisotropen Ätzen von Silizium

Country Status (3)

Country Link
US (1) US7479461B2 (de)
DE (1) DE10344351A1 (de)
TW (1) TWI260708B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070099806A1 (en) * 2005-10-28 2007-05-03 Stewart Michael P Composition and method for selectively removing native oxide from silicon-containing surfaces
DE102007006151B4 (de) 2007-02-07 2008-11-06 Siltronic Ag Verfahren zur Verringerung und Homogenisierung der Dicke einer Halbleiterschicht, die sich auf der Oberfläche eines elektrisch isolierenden Materials befindet
NL2014887B1 (en) 2015-05-29 2017-01-31 Univ Delft Tech Method for coupling a photon or light source to an optical fiber.

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4171242A (en) * 1976-12-17 1979-10-16 International Business Machines Corporation Neutral pH silicon etchant for etching silicon in the presence of phosphosilicate glass
US4795582A (en) * 1986-09-29 1989-01-03 Hashimoto Chemical Industries Co., Ltd. Surface treating composition for micro processing
US5716535A (en) * 1996-03-05 1998-02-10 Micron Technology, Inc. Methods and etchants for etching oxides of silicon with low selectivity
DE69321465T2 (de) * 1992-05-16 1999-06-24 Micro-Image Technology Ltd., London Ätzende zusammensetzung
US6391793B2 (en) * 1999-08-30 2002-05-21 Micron Technology, Inc. Compositions for etching silicon with high selectivity to oxides and methods of using same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5824007B2 (ja) * 1979-07-16 1983-05-18 株式会社日立製作所 半導体装置の製造方法
US4681657A (en) * 1985-10-31 1987-07-21 International Business Machines Corporation Preferential chemical etch for doped silicon
US5277835A (en) * 1989-06-26 1994-01-11 Hashimoto Chemical Industries Co., Ltd. Surface treatment agent for fine surface treatment
US5268069A (en) * 1991-10-28 1993-12-07 International Business Machines Corporation Safe method for etching silicon dioxide
KR0175009B1 (ko) * 1995-07-28 1999-04-01 김광호 식각용액 및 이를 이용한 반도체 장치의 식각방법
US5779514A (en) * 1996-02-13 1998-07-14 National Science Council Technique to fabricate chimney-shaped emitters for field-emission devices
DE19806406C1 (de) 1998-02-17 1999-07-29 Sez Semiconduct Equip Zubehoer Verfahren zum Rauhätzen einer Halbleiter-Oberfläche
US6777722B1 (en) * 2002-07-02 2004-08-17 Lovoltech, Inc. Method and structure for double dose gate in a JFET

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4171242A (en) * 1976-12-17 1979-10-16 International Business Machines Corporation Neutral pH silicon etchant for etching silicon in the presence of phosphosilicate glass
US4795582A (en) * 1986-09-29 1989-01-03 Hashimoto Chemical Industries Co., Ltd. Surface treating composition for micro processing
DE69321465T2 (de) * 1992-05-16 1999-06-24 Micro-Image Technology Ltd., London Ätzende zusammensetzung
US5716535A (en) * 1996-03-05 1998-02-10 Micron Technology, Inc. Methods and etchants for etching oxides of silicon with low selectivity
US6391793B2 (en) * 1999-08-30 2002-05-21 Micron Technology, Inc. Compositions for etching silicon with high selectivity to oxides and methods of using same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
R.Houbertz et al., Surface Science 396, 198(1998) *

Also Published As

Publication number Publication date
US20050079714A1 (en) 2005-04-14
US7479461B2 (en) 2009-01-20
TWI260708B (en) 2006-08-21
TW200520088A (en) 2005-06-16

Similar Documents

Publication Publication Date Title
DE69232347T2 (de) Verfahren zur Behandlung eines Substrats aus Silizium
DE2706519C2 (de) Verfahren zum Reinigen der Oberfläche von polierten Siliciumplättchen
DE69801261T2 (de) Selektives ätzen von Silikat
DE69334049T2 (de) Verfahren zur Entfernung eines Polymers, mit Selektivität gegenüber Metall
DE69912712T2 (de) Zusammensetzung und Verfahren zum selektiven Ätzen eines Siliciumnitrid-Films
DE60212999T2 (de) Zusammensetzung zum Entfernen von Rückständen von der Mikrostruktur eines Objektes
DE3587238T2 (de) Planarisierungsverfahren fuer halbleiter und nach diesem verfahren hergestellte strukturen.
DE1614999A1 (de) Verfahren zur Herstellung von Halbleitervorrichtungen mit einer einem vorgegebenen Flaechenmuster entsprechenden dielektrischen Schicht auf der Oberflaeche eines Halbleiterkoerpers
DE2848691A1 (de) Verfahren und gas zur behandlung von halbleiter-bauelementen
EP0286855A1 (de) Verfahren zum Aetzen von Vertiefungen in ein Siliziumsubstrat
DE05762078T1 (de) Verfahren zur herstellung eines simox-wafers und durch ein solches verfahren hergestellter simox-wafer
DE69729553T2 (de) Lösungen und verfahren zur entfernung der seitlichen ablagerungen nach einem trocknätzschritt
DE1961634B2 (de) Verfahren zum herstellen eines metall isolator halbleiter feldeffekttransistors
DE19829863B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
EP0012861A1 (de) Verfahren zum selektiven Feststellen von durch Polieren verursachten Fehlern auf der Oberfläche von Siliziumplättchen
DE4404885C2 (de) Verfahren zum selektiven Ätzen von Siliziumnitrid gegenüber Silizium
DE69635427T2 (de) Verfahren zum Trocknen von Substraten
DE10344351A1 (de) Verfahren zum anisotropen Ätzen von Silizium
EP0166893A1 (de) Trockenätzverfahren
DE2225366C3 (de) Verfahren zum Entfernen von Vorsprängen an Epitaxie-Schichten
DE2951237A1 (de) Verfahren zur behandlung von halbleitersubstraten
DE4104881A1 (de) Aetzloesung fuer nasschemische prozesse der halbleiterherstellung
EP1956643A1 (de) Verfahren zur Verringerung und Homogenisierung der Dicke einer Halbleiterschicht, die sich auf der Oberfläche eines elektrisch isolierenden Materials befindet
DE10127580B4 (de) In-situ-Maskentechnik zur Produktion von III-V Halbleiter-Bauelementen
DE19624315C2 (de) Verfahren zum Ätzen von Strukturen in einer Siliziumschicht

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: NANYA TECHNOLOGY CORPORATION, KUEISHAN, TAOYUA, TW

R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final

Effective date: 20140304