JPH08191138A

JPH08191138A - Ｓｏｉ基板の製造方法

Info

Publication number: JPH08191138A
Application number: JP162895A
Authority: JP
Inventors: Hiroshi Sato; 弘佐藤; Tadashi Ikeda; 直史池田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-01-10
Filing date: 1995-01-10
Publication date: 1996-07-23

Abstract

(57)【要約】【目的】本発明は、半導体基板の厚さのばらつきに影
響されることなく面内均一性に優れたＳＯＩ層の製造す
るとともに、ＳＯＩ層の薄膜化を図る。【構成】半導体基板11中に不純物を導入して選択エッ
チング層12を形成した後、半導体基板11の表面上に酸化
シリコン層14，多結晶シリコン層15を形成し、その表面
を他の基板16の表面に接着する。そして半導体基板11を
その裏面側から選択エッチング層12の近傍まで除去した
後、残りの半導体基板11と選択エッチング層12を順にエ
ッチング除去し、さらに残りの半導体基板11を研磨して
薄膜化し、半導体薄膜17を形成する。図示はしないが、
選択エッチング層12の形成後、半導体基板11の表層に凹
凸部を形成し、続いて酸化シリコン層14を形成する以降
の工程を行う。そして選択エッチング層12の除去後に酸
化シリコン層14を研磨ストッパとして半導体層13を研磨
して凸部からなる半導体薄膜を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、張り合わせと選択研磨
を組み合わせたＳＯＩ（Silicon on Insulator）基板の
製造方法に関するものである。

【０００２】

【従来の技術】ＳＯＩ基板の従来の製造方法は、シリコ
ン基板の表面部に凹凸を形成した後、その凹凸部を覆う
状態に酸化シリコン層、多結晶シリコン層を形成し、そ
の多結晶シリコン層の表面を平坦化する。そして多結晶
シリコン層の平坦化面を他の基板に張り合わせた後、上
記シリコン基板をその裏面側からの研削，研磨のみによ
ってシリコン基板を薄膜化してシリコン基板の一部分か
らなるＳＯＩ層（シリコン層）を形成していた。この製
造方法では、ＳＯＩ層の両面に素子を形成することがで
きる。すなわち、シリコン基板を他の基板に張り合わせ
る前にこのシリコン基板に素子を形成し、それを覆う状
態に酸化シリコン層および多結晶シリコン層を形成す
る。以降、上記同様のプロセスによってＳＯＩ層を形成
する。

【０００３】

【発明が解決しようとする課題】しかしながら、シリコ
ン基板には厚さにばらつきがあるため、研削後の研磨時
にシリコン基板面内での研磨ストッパになる酸化シリコ
ン膜の露出に時間差が発生する。このため、シリコン基
板の薄かった部分は早く研磨されて酸化シリコン層が早
く露出し、その領域ではオーバ研磨が進む。通常、シリ
コン基板で形成されるＳＯＩ層の膜厚のばらつきは、シ
リコン基板の研削速度，ＴＴＶ，シリコン基板の厚さの
ばらつき等で決まり、±１μｍ程度は存在する。

【０００４】その結果、図１４に示すように、シリコン
基板１１１の薄い部分（２点鎖線で示す部分）に対応す
る図面に向かって右側のＳＯＩ層１１２Ａでは図面に向
かって左側のＳＯＩ層１１２Ｂよりも化学的研磨が余分
に行われるので素子分離領域となる酸化シリコン層１１
３の表面よりもＳＯＩ層１１２Ａの表面が窪む、いわゆ
るディッシング（Dishing ）が発生する。言い換えれ
ば、素子分離領域上のシリコン残りが無いように全体を
研磨すると、ＳＯＩ層１１２Ａの厚さが基板面内でばら
つきを生じることになる。

【０００５】上記のようなＳＯＩ層の膜厚のばらつき
は、その上部に形成される素子の特性がばらつく原因に
なる。また、ＩＣの高集積化の要請に応えるためにトラ
ンジスタを微細化するとパンチスルー防止のためＳＯＩ
層の薄膜化の必要性が高まる。しかし、上記のようなＳ
ＯＩ層の厚さのばらつきは薄膜化するほど顕著となる。
極端な場合には部分的にＳＯＩ層のシリコンが失われて
しまう。さらにシリコン基板（シリコンウエハ）は大口
径化が進んでいるため、その厚さも大口径化に伴い増大
している。例えば、５インチシリコンウエハは、厚さが
６００μｍ〜７００μｍであるが、８インチシリコンウ
エハは厚さが約１ｍｍとなる。そのため、今後ますます
膜厚のばらつきの絶対値は大きくなる傾向にあるので、
ウエハ全面にわたって均一な膜厚のＳＯＩ層を形成する
ことは極めて困難であった。

【０００６】本発明は、半導体基板の厚さに影響される
ことがなく、ＳＯＩ基板のＳＯＩ（シリコン）層の膜厚
精度と面内均一性に優れたＳＯＩ基板の製造方法を提供
することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＳＯＩ基板の製造方法である。第
１の製造方法は、第１工程で半導体基板の表面上に少な
くとも絶縁層を形成し、第２工程で絶縁層上に他の基板
を接着し、第３工程で半導体基板をその裏面側から除去
することで薄膜化して半導体薄膜を形成するＳＯＩ基板
の製造方法において、第１工程で、絶縁層の形成前また
は形成後に半導体基板の表面側からこの半導体基板中に
不純物を導入してこの半導体基板にエッチング選択性を
有する選択エッチング層を形成する。また第３工程で、
半導体基板を除去する際に、選択エッチング層を半導体
基板に対して選択的なエッチングによって除去する。具
体的には、半導体基板をその裏面側から選択エッチング
層の近傍まで除去し、その後残りの半導体基板をエッチ
ング除去して選択エッチング層を露出させる。次いで選
択エッチング層をエッチング除去し、続いて残りの半導
体基板を研磨することにより薄膜化して半導体薄膜を形
成する。

【０００８】また上記第１の製造方法の第１工程では、
半導体基板内に選択エッチング層を形成した後にこの半
導体基板の表層に選択エッチング層に到達しない深さの
凹凸部を形成し、続いて第２工程でこの凹凸部を覆う状
態に絶縁層を形成する。そして第３工程で、選択エッチ
ング層を除去した後、絶縁層を研磨ストッパとした研磨
によって半導体層を研磨することにより、凸部を残して
半導体薄膜を形成してもよい。具体的には、半導体基板
をその裏面から選択エッチング層の近傍まで除去し、そ
の後残りの半導体基板をエッチング除去して選択エッチ
ング層を露出させる。次いで選択エッチング層をエッチ
ング除去し、続いて絶縁層を研磨ストッパとして半導体
基板を研磨することにより凸部のみを残して、その凸部
からなる半導体薄膜を形成する。

【０００９】第２の製造方法は、第１工程で半導体基板
の表層または半導体基板上にこの半導体基板に対してエ
ッチング選択性を有する選択エッチング層を形成する。
次いで選択エッチング層上に半導体層を形成する。続い
て第２工程で半導体層上に少なくとも絶縁層を介して他
の基板を接着する。そして第３工程で半導体基板をその
裏面側から除去し、さらに選択エッチング層をエッチン
グ除去した後、半導体層を研磨することにより薄膜化し
て絶縁層上に半導体薄膜を形成する。

【００１０】上記第２の製造方法では、選択エッチング
層は、前記半導体基板の表層への拡散処理もしくはイオ
ン注入もしくはプラズマドーピング、または前記半導体
基板の表層の陽極化成、または半導体基板上へのエピタ
キシャル成長もしくは化学的気相成長による成膜によっ
て形成する。また半導体層は、エピタキシャル成長によ
って形成する。さらに上記第２の製造方法の第３工程
は、半導体基板をその裏面側から選択エッチング層の近
傍まで除去し、その後残りの半導体基板をエッチング除
去して選択エッチング層を露出させ、次いで選択エッチ
ング層をエッチング除去し、続いて残りの該半導体基板
を研磨することにより薄膜化して絶縁層上に半導体薄膜
を形成する。

【００１１】また上記第２の製造方法の第１工程では、
半導体層を形成した後にこの半導体層の表層に選択エッ
チング層に到達しない深さの凹凸部を形成し、続いて第
３工程で、この凹凸部を覆う状態に絶縁層を形成しても
よい。そしてこの製造方法の第３工程は、半導体基板を
その裏面から選択エッチング層の近傍まで除去し、その
後残りの半導体基板をエッチングして選択エッチング層
を露出させる。次いで選択エッチング層をエッチング除
去する。続いて絶縁層を研磨ストッパにして残りの半導
体基板を研磨することにより凸部を残して、この凸部で
半導体薄膜を形成する。

【００１２】第３の製造方法は、第１工程で不純物をド
ーピングした半導体基板上に該半導体基板よりも低濃度
の半導体層を形成する。次いで第２工程でこの半導体層
上に少なくとも絶縁層を介して他の基板を接着する。続
いて第３工程で半導体基板をその裏面側から半導体層の
近傍まで除去し、その後残りの半導体基板をエッチング
除去して半導体層を露出させる。次いで半導体層を研磨
することにより薄膜化して絶縁層上に半導体薄膜を形成
する。上記半導体層はエピタキシャル成長によって形成
する。

【００１３】上記第３の製造方法の第１工程では、半導
体層を形成した後、この半導体層の表層に半導体基板に
到達しない深さの凹凸部を形成し、第２工程で、この凹
凸部を覆う状態に絶縁層を形成してもよい。この製造方
法の第３工程は、半導体基板をその裏面からの半導体層
の近傍まで除去し、その後残りの半導体基板をエッチン
グ除去して半導体層を露出させる。次いで絶縁層を研磨
ストッパにして半導体層を研磨することにより凸部を残
して、この凸部からなる半導体薄膜を形成する。上記半
導体層はエピタキシャル成長によって形成する。

【００１４】第４の製造方法は、第１工程で半導体基板
の表層に該半導体基板よりも高濃度のホウ素をドーピン
グして半導体層を形成する。次いで第２工程でこの半導
体層上に少なくとも絶縁層を介して他の基板を接着す
る。続いて第３工程で半導体基板をその裏面側から半導
体層の近傍まで除去し、さらに残りの半導体基板をエッ
チングによって除去して半導体層を露出させる。そして
第４工程で半導体層の表層を酸化するとともにこの半導
体層中のホウ素を酸化層中に取り込む。その後第５工程
で酸化層をエッチング除去し、さらに半導体層を研磨す
ることにより薄膜化して絶縁層上に半導体薄膜を形成す
る。

【００１５】上記第４の製造方法の第１工程で、半導体
層を形成した後、この半導体層の表層に選択エッチング
層に到達しない深さの凹凸部を形成し、第２工程でこの
凹凸部を覆う状態に絶縁層を形成してもよい。この製造
方法の第５工程は、酸化層をエッチングによって除去
し、絶縁層を研磨ストッパにして半導体層を研磨するこ
とにより凸部を残して、その凸部からなる半導体薄膜を
形成する。

【００１６】また、上記第１の製造方法において、半導
体基板内に選択エッチング層を形成した後、この半導体
基板に素子を形成し、その後この素子とともに半導体基
板の表面側を覆う状態に絶縁層を形成してもよい。

【００１７】さらに、上記第１〜第４の製造方法のうち
凹凸部を形成する製造方法において、凹凸部を形成した
後、この凹凸部のうちの少なくとも凸部に素子を形成
し、続いてこの素子とともに該凹凸部を覆う状態に絶縁
層を形成してもよい。

【００１８】さらにまた、上記第２〜第４の製造方法の
うち凹凸部を形成しない製造方法において、半導体層を
形成した後、この半導体層に素子を形成し、その後素子
とともに半導体層を覆う状態に絶縁層を形成してもよ
い。

【００１９】

【作用】第１の製造方法は、半導体基板の表面側からこ
の半導体基板中に不純物を導入してこの半導体基板とエ
ッチング選択性を有する選択エッチング層を形成するこ
とから、この選択エッチング層は半導体基板面内におい
て表面から一定の均一な深さにかつほぼ均一な厚さに形
成される。そして絶縁層を介して他の基板に接着した
後、半導体基板をその裏面側から除去して、さらに選択
エッチング層をエッチングによって選択的に除去するこ
とから、半導体基板の厚さにばらつきがあっても、選択
エッチング層を除去した後の半導体基板はほぼ均一な厚
さになる。したがって残した半導体基板を研磨して形成
される半導体薄膜（ＳＯＩ層）は膜厚が均一になる。

【００２０】また第１の製造方法の第３工程では、半導
体基板をその裏面側から選択エッチング層の近傍まで除
去し、その後残りの半導体基板をエッチング除去して選
択エッチング層を露出させることから、選択エッチング
層と残った半導体基板とを併せた膜厚はほぼ均一にな
る。その状態で選択エッチング層をエッチング除去する
ことから、残った半導体基板の厚さは全面にわたってほ
ぼ均一になる。したがって、残りの半導体基板を研磨し
て形成される半導体薄膜（ＳＯＩ層）は全面にわたって
均一な膜厚に形成される。

【００２１】また、上記第１の製造方法で半導体基板の
表面に凹部と凸部とを形成する製造方法でも、上記第１
の製造方法と同様の作用によって、半導体基板中に形成
した選択エッチング層を除去した後の半導体基板の残り
の部分は、各凹部および各凸部のそれぞれにおいて均一
な膜厚になる。また、上記のような残りの半導体基板を
研磨すると、絶縁層が研磨ストッパになるので、各凸部
からなる半導体薄膜（ＳＯＩ層）は均一な膜厚に形成さ
れる。

【００２２】第２の製造方法は、半導体基板の表層への
拡散処理，イオン注入もしくはプラズマドーピングによ
って、この半導体基板にエッチング選択性を有する選択
エッチング層を半導体基板の表層に形成する。または半
導体基板の表層の陽極化成によって、この半導体基板に
エッチング選択性を有する選択エッチング層を形成す
る。または半導体基板上へのエピタキシャル成長もしく
は化学的気相成長による成膜によって、この半導体基板
にエッチング選択性を有する選択エッチング層を半導体
基板上に形成する。このことから、選択エッチング層は
ほぼ均一な膜厚に形成される。さらに選択エッチング層
上に半導体層をエピタキシャル成長によって形成するこ
とから、半導体層はほぼ均一な膜厚に形成される。その
後、絶縁層を介して半導体層側を他の基板に接着し、半
導体基板をその裏面側から除去して、さらに選択エッチ
ング層をエッチングによって選択的に除去することか
ら、半導体基板の厚さのばらつきに関係なく、選択エッ
チング層を除去した後には、ほぼ均一な膜厚の半導体層
が全面にわたって残る。したがってこの半導体層を研磨
して形成される半導体薄膜（ＳＯＩ層）は膜厚が均一に
なる。

【００２３】また第２の製造方法の第３工程では、半導
体基板をその裏面側から選択エッチング層の近傍まで除
去し、その後残りの半導体基板を選択エッチング層まで
エッチング除去することから、選択エッチング層と半導
体層とを併せた膜厚はほぼ均一になる。その状態で選択
エッチング層をエッチング除去することから、半導体層
の厚さは全面にわたってほぼ均一になる。したがって、
半導体層を研磨して形成される半導体薄膜（ＳＯＩ層）
は全面にわたって均一な膜厚に形成される。

【００２４】また、上記第２の製造方法の第１工程で半
導体基板の表面に凹部と凸部とを形成する製造方法で
も、上記第２の製造方法と同様の作用によって、選択エ
ッチング層を除去した後の半導体層は、各凹部および各
凸部のそれぞれにおいて均一な膜厚になる。また、上記
のような半導体層を研磨すると、絶縁層が研磨ストッパ
になるので、各凸部からなる半導体薄膜（ＳＯＩ層）は
均一な膜厚に形成される。

【００２５】第３の製造方法では、不純物がドーピング
された半導体基板上にこの半導体基板よりも低濃度の半
導体層を形成したことから、半導体基板と半導体層とは
エッチング選択性を有する。そのため、半導体基板をそ
の裏面側から半導体層の近傍まで除去し、さらに残りの
半導体基板を除去することで、半導体基板は半導体層に
対して選択的に除去される。また半導体層はエピタキシ
ャル成長によって形成されることから、その膜厚はほぼ
均一になる。そのため、半導体層を研磨して形成される
半導体薄膜（ＳＯＩ層）は全面にわたって均一な膜厚が
なる。

【００２６】上記第３の製造方法の第１工程で、半導体
層の表層に凹部と凸部とを形成する製造方法でも、上記
第３の製造方法と同様の作用によって、半導体基板を除
去した後の半導体層は各凹部および各凸部のそれぞれに
おいてほぼ均一な膜厚になる。また、上記のような半導
体層を研磨すると絶縁層が研磨ストッパになることか
ら、各凸部からなる半導体薄膜（ＳＯＩ層）は均一な膜
厚に形成される。

【００２７】第４の製造方法では、半導体基板の表層に
該半導体基板よりも高濃度のホウ素をドーピングして半
導体層を形成することから、半導体層は均一な膜厚に形
成されるとともに、半導体基板にエッチング選択性を有
する。そのため、半導体基板を裏面側から半導体層の近
傍まで除去し、さらに残りの半導体基板をエッチング除
去することで、半導体層に対して半導体基板は選択的に
除去される。また半導体層の表層を酸化することから、
この半導体層中のホウ素が酸化層中に取り込まれ、酸化
層は均一な膜厚に形成される。その後、酸化層を除去
し、さらに半導体層を研磨することから、半導体層で形
成される半導体薄膜（ＳＯＩ層）は均一な膜厚に形成さ
れる。

【００２８】上記第４の製造方法の第１工程で、凹部と
凸部とを形成する製造方法でも、上記第４の製造方法と
同様の作用によって、半導体基板を除去した後の半導体
層は各凹部および各凸部のそれぞれにおいてほぼ均一な
膜厚になる。また、上記のような半導体層を研磨すると
絶縁層が研磨ストッパになることから、各凸部からなる
半導体薄膜（ＳＯＩ層）は均一な膜厚に形成される。

【００２９】また、上記第１の製造方法で、半導体基板
に素子を形成した後、この素子とともに半導体基板の表
面側を覆う状態に絶縁層を形成する製造方法では、半導
体薄膜（ＳＯＩ層）と絶縁層との間に素子が形成され
る。

【００３０】さらに、上記第１〜第４の製造方法のうち
凹凸部を形成する製造方法で凸部に素子を形成した後、
この素子とともに該凹凸部を覆う状態に絶縁層を形成す
る製造方法では、半導体薄膜（ＳＯＩ層）と絶縁層との
間に素子が形成される。

【００３１】さらにまた、上記第２〜第４の製造方法の
うち凹凸部を形成しない製造方法で半導体層に素子を形
成した後、この素子とともに半導体層を覆う状態に絶縁
層を形成する製造方法では、半導体薄膜（ＳＯＩ層）と
絶縁層との間に素子が形成される。

【００３２】

【実施例】第１発明の第１実施例を図１の製造工程図に
よって説明する。

【００３３】図１の（１）に示すように、第１工程で
は、イオン注入法によって、半導体基板（シリコン基
板）１１にホウ素（Ｂ⁺）イオンを注入して、この半導
体基板１１の内部に高濃度の選択エッチング層１２を形
成し、同半導体基板（１１）の表面側を低濃度の半導体
層１３とする。そのためには、イオンの注入分布を考慮
して、高エネルギーでイオン注入する必要があり、注入
深さは、例えば５００ｎｍ以上に設定する。また、ホウ
素（Ｂ⁺）の注入濃度が、例えば１０Ｅ（exa ＝×１０
¹⁸）ｃｍ^-3以上、好ましくは５０Ｅｃｍ^-3〜１００Ｅｃ
ｍ^-3の高濃度になるようにドーズ量を設定する。そして
上記半導体層１３は、不純物濃度が０．１Ｐ（peta＝×
１０¹⁵）ｃｍ^-3〜１０Ｐｃｍ^-3程度で、厚さが０．１μ
ｍ〜１．０μｍの範囲の所定膜厚になっている。

【００３４】次いで図１の（２）に示すように、熱酸化
およびＣＶＤ法によって、半導体層１３の表面上に絶縁
層として、酸化シリコン層（厚さが例えば１００ｎｍ〜
１μｍの間の所定の厚さ）１４を形成する。さらにＣＶ
Ｄ法によって、上記酸化シリコン層１４上に多結晶シリ
コン層１５（例えば厚さが５μｍ）を形成する。そし
て、多結晶シリコン層１５の表面側（２点鎖線で示す部
分）を平坦化研磨して平坦な張り合わせ面を形成する。

【００３５】ここでは、前記酸化シリコン層１４を形成
する前に、上記選択エッチング層１２を形成したが、酸
化シリコン層１４を形成した後に、例えばイオン注入法
によって上記選択エッチング層１２を形成することも可
能である。この場合には、酸化シリコン層１４を通して
のイオン注入となるため、上記よりもさらに高エネルギ
ーでイオン注入することになる。

【００３６】次に図１の（３）に示す第２工程を行う。
この工程では、上記多結晶シリコン層１５の表面を他の
基板１６（例えばシリコン基板）の表面に張り合わせ
る。この張り合わせは、多結晶シリコン層１５と他の基
板１６との水素結合力で合体させた後、例えば酸素（Ｏ
₂）雰囲気中で８５０℃、３０分間の熱処理を行うこと
による。そして、半導体基板１１を上下逆さまにして半
導体基板１１の裏面が上向きになるようにする。図では
半導体基板１１の裏面を上向きにした状態で示した。

【００３７】次に図１の（４）に示す第３工程を行う。
この工程では、半導体基板１１をそ裏面側から研削し、
図面の２点鎖線で示す半導体基板１１の部分を除去して
上記選択エッチング層１２の手前、例えば半導体基板１
１が３μｍ〜３０μｍ程度の厚さだけ残る状態のときに
研削を止める。この残す量は望ましくは５μｍ〜１０μ
ｍ程度である。選択エッチング層１２の近傍に近づいた
ときに研磨によって半導体基板１１の除去を行ってもよ
い。

【００３８】続いて図１の（５）に示すように、アルカ
リ性のエッチング液として、例えば２０％の水酸化カリ
ウム（ＫＯＨ）水溶液で８０℃で、選択エッチング層１
２上に残した半導体基板１１（２点鎖線で示す部分）を
エッチングする。この場合、およそ１μｍ／分のエッチ
ングレートで半導体基板１１が除去された。上記エッチ
ングでは、エチレンジアミン−ピロカテコール水溶液
（Ethlendiamne-Pyrocatechol-Water:EDW,組成はEthlen
diamne:17ml,Pyrocatechol:3g,Water:8ml ）を用いるこ
ともできる。

【００３９】この半導体基板１１のエッチングでは、半
導体基板１１と選択エッチング層１２とでは不純物濃度
がおよそ３桁〜６桁程度違うため、エッチングレートが
２桁程度違う。そのため、たとえ張り合わせる前の半導
体基板１１に厚さのばらつきによって、残した半導体基
板１１の膜厚がばらついていても、半導体基板１１のエ
ッチングは選択エッチング層１２で停止する。通常の半
導体基板１１は１μｍ〜２μｍ程度の厚さのばらつきが
あるので、残した半導体基板１１もその程度に厚さのば
らつきを有するが、選択エッチング層１２でエッチング
は停止する。

【００４０】次に、酸性のエッチングとして、例えばフ
ッ酸（ＨＦ）：硝酸（ＨＮＯ₃）：酢酸（ＣＨ₃ＣＯＯ
Ｈ）＝１：３：８の割合の混合液を用いて、選択エピタ
キシャル層１２（１点鎖線で示す部分）をエッチング除
去する。このエッチング液を用いると、およそ２μｍ／
分のエッチングレートで選択エッチング層１２がエッチ
ング除去された。そして、エッチングレートの遅い不純
物濃度が低い半導体層１３が残った。

【００４１】次に半導体層１３の研磨を行って、図１の
（６）に示すように、半導体層（１３）からなる半導体
薄膜（ＳＯＩ層）１７を形成する。その結果、半導体薄
膜（ＳＯＩ層）１７は酸化シリコン膜１４からなる絶縁
層上に形成されることになり、ＳＯＩ基板１が完成す
る。またここでの研磨は、研磨液を使用しながらの、い
わば化学的研磨を併用した物理的研磨により行う。

【００４２】上記第１発明の第１実施例では、イオン注
入によって、半導体基板１１中に不純物を導入してこの
半導体基板１１にエッチング選択性を有する選択エッチ
ング層１２を形成することから、この選択エッチング層
１２は半導体基板１１面内において表面から一定の均一
な深さにかつほぼ均一な厚さに形成される。この結果、
選択エッチング層１２上に半導体基板１１からなる半導
体層１３は全面にわたってほぼ均一な膜厚になる。

【００４３】その後第３工程で、半導体基板１１をその
裏面側から除去し、さらに選択エッチング層１２をエッ
チングによって選択的に除去することから、半導体基板
１１の厚さにばらつきがあっても、選択エッチング層１
２を除去した後の半導体層１３はほぼ均一な厚さにな
る。すなわち、半導体層１３の厚さのばらつきはイオン
注入深さのばらつきであり、半導体基板１１の膜厚のば
らつきに比較してはるかに小さくなる。このため、半導
体基板１１からなる半導体層１３を研磨して形成される
半導体薄膜（ＳＯＩ層）１７は膜厚は均一になる。

【００４４】次に、第１発明の第２実施例を図２，図３
の製造工程図（その１），（その２）によって説明す
る。この図２，図３では、上記図１で説明したのと同様
の構成部品には同一の符号を付す。

【００４５】図２の（１）に示すように、第１工程で
は、上記第１実施例で説明した第１工程と同様のプロセ
スによって、半導体基板１１の内部に高濃度の選択エッ
チング層１２を形成し、同半導体基板１１の表面側を低
濃度の半導体層１３とする。次いでリソグラフィー技術
とエッチングとによって、上記半導体層１３の表層の一
部分を上記選択エッチング層１２に到達しない状態にエ
ッチングして、凹部１８と凸部１９とを形成する。この
エッチング深さは１００ｎｍを越えないような深さとし
て、例えば７０ｎｍの深さに形成した。したがって、こ
の場合には凹部１８と凸部１９との段差が７０ｎｍにな
る。

【００４６】次に図２の（２）に示すように、熱酸化法
とＣＶＤ法とによって、上記凹部１８と凸部１９とを覆
う状態にかつ凹部１８を埋め込む状態に絶縁層となる酸
化シリコン層１４を形成する。この酸化シリコン層１４
は、例えば１００ｎｍ〜１μｍの範囲の所定の厚さに形
成される。さらに上記第１実施例の第１工程で説明した
のと同様に、ＣＶＤ法によって、上記絶縁層１４上に多
結晶シリコン層１５（厚さが例えば５μｍ）を形成し、
その表面を研磨して平坦な張り合わせ面とする。

【００４７】次に第２工程を行う。この工程では図２の
（３）に示すように、上記多結晶シリコン層１５の表面
を、他の基板（例えばシリコン基板）１６の表面に張り
合わせ、半導体基板１１を上下逆さまに、すなわち、半
導体基板１１の裏面が上向きになるようにする。

【００４８】次に第３工程を行う。この工程では上記第
１実施例の図１の（４），（５）で説明したのと同様の
プロセスによって、図３の（４）に示すように、半導体
基板１１（２点鎖線で示す部分）を研削し、さらにエッ
チング除去して選択エッチング層１２（１点鎖線で示す
部分）を全面にわたって露出させる。その後選択エッチ
ング層１２（１点鎖線で示す部分）をエッチング除去し
て半導体層１３を露出させる。

【００４９】その後図３の（５）に示すように、素子分
離領域となる酸化シリコン層１４を研磨ストッパとして
上記半導体層１３（２点鎖線で示す部分）を研磨するこ
とにより、酸化シリコン層１４に囲まれた凸部１９から
なる半導体薄膜（ＳＯＩ層）１７を形成する。その結
果、半導体薄膜（ＳＯＩ層）１７は酸化シリコン膜１４
からなる絶縁層上に形成されることになり、ＳＯＩ基板
２が完成する。ここで研磨は、研磨液を使用しながら
の、いわば化学的研磨を併用した物理的研磨により行
う。

【００５０】上記第２実施例の製造方法では、上記第１
実施例で説明したのと同様の作用によって、研磨される
半導体層１３の厚さのばらつきはイオン注入深さのばら
つきであり、半導体基板１１の厚さのばらつきに比較し
てはるかに小さい。このため、選択エッチング層１２を
除去した後の半導体層１３の残りの部分は、各凹部１８
および各凸部１９のそれぞれにおいて均一な膜厚にな
る。そして酸化シリコン層１４の凸部を研磨ストッパに
して、酸化シリコン層１４の凸部上にシリコン残りが無
いように研磨したときに、各酸化シリコン層１４の凸部
上における半導体層１３の膜厚がほぼ均一であるため、
オーバ研磨する時間が少なくなる。そのため、部分的に
化学的研磨が余分に行われて素子分離領域（酸化シリコ
ン層１４）の表面よりもＳＯＩ層１７の表面が窪むこと
がない。したがって、各凸部１９からなる半導体薄膜
（ＳＯＩ層）１７は均一な膜厚に形成される。

【００５１】次に、第２発明の第１実施例を図４の製造
工程図によって説明する。この図４では、上記図１で説
明したのと同様の構成部品には同一の符号を付す。

【００５２】第１工程では、半導体基板の表層または半
導体基板上に、半導体基板にエッチング選択性を有する
選択エッチング層を形成する。ここでは図４の（１）に
示すように、半導体基板１１の表層に選択エッチング層
１２を形成する方法を説明する。

【００５３】まず、イオン注入法によって、半導体基板
（シリコン基板）１１の表面にホウ素（Ｂ⁺）をイオン
注入する。このときの注入濃度は例えば１０Ｅ（ｅｘ
ａ）ｃｍ^-3（１０¹⁹ｃｍ^-3）以上、望ましくは５０Ｅｃ
ｍ^-3〜１００Ｅｃｍ^-3程度とする。またこの高濃度の不
純物層の厚さは半導体基板１１の表面からおよそ０．１
μｍ〜１．０μｍの範囲の所定の厚さに設定する。上記
イオン注入によって、高濃度の不純物層からなる選択エ
ッチング層１２を形成する。

【００５４】この選択エッチング層１２の形成は、必ず
しもイオン注入に限定されるものではなく、半導体基板
１１の表面に高濃度に不純物を導入できれば、他の方法
を用いても差し支えはない。一例としては、半導体基板
１１の表層への拡散処理（例えば気相拡散処理，液相拡
散処理，固相拡散処理等）もしくはプラズマドーピン
グ、または半導体基板１１の表層の陽極化成、または半
導体基板１１上へのエピタキシャル成長もしくは化学的
気相成長による成膜によって形成することが可能であ
る。

【００５５】次に、図４の（２）に示すように、エピタ
キシャル成長によって、上記半導体基板１１に形成した
選択エピタキシャル層１２上に半導体層１３を形成す
る。この半導体層１３は、不純物として例えばホウ素
（Ｂ⁺）を低濃度の含むものである。その不純物濃度
は、例えば０．１Ｐ（peta＝×１０¹⁵）ｃｍ^-3〜１０Ｐ
ｃｍ ^-3程度になるようにする。またその厚さは例えば
５．０μｍ程度とする。そして半導体層１３の膜厚ばら
つきは、エピタキシャル成長の均一性に依存する。

【００５６】以下の工程は、上記第１発明の第１実施例
で説明した図１の（２）以降のプロセス、すなわち酸化
シリコン膜１４を形成する以降のプロセスと同様に行え
ばよい。したがって図４の（３）に示すように、ここで
は第２工程として、半導体層１３の表面上に酸化シリコ
ン層１４，多結晶シリコン層１５を形成し、さらに多結
晶シリコン層１５の表面を他の基板（多結晶シリコン基
板）１６の表面に張り合わせる。この図では、半導体基
板１１の裏面を上向きにした状態で示す。

【００５７】その後、第３工程として、半導体基板１１
を研削およびエッチングによって除去し、さらに選択エ
ッチング層１２をエッチング除去した後、半導体層１３
の研磨を行う。その結果、図４の（４）に示すように、
酸化シリコン層１４上に半導体層１３からなる半導体薄
膜（ＳＯＩ層）１７が形成されたＳＯＩ基板３が完成す
る。

【００５８】上記第２発明の第１実施例では、半導体基
板１１の表層へのイオン注入によって、選択エッチング
層１２を半導体基板１１の表層に形成することから、選
択エッチング層１２はほぼ均一な膜厚に形成される。さ
らに選択エッチング層１２上に半導体層１３をエピタキ
シャル成長によって形成することから、半導体層１３は
ほぼ均一な膜厚に形成される。したがって、上記第１発
明の第１実施例の作用と同様にして、半導体基板１１の
厚さのばらつきに関係なく、半導体基板１１をその裏面
側から除去し、さらに選択エッチング層１２をエッチン
グ除去した後には、ほぼ均一な膜厚の半導体層１３が全
面にわたって残る。したがってこの半導体層１３を研磨
して形成される半導体薄膜（ＳＯＩ層）（１７）は膜厚
が均一になる。

【００５９】次に選択エッチング層１２の別の製造方法
を説明する。ここでは、各構成部品に上記第１実施例で
説明したのと同様の符号を添えて説明する。

【００６０】まず半導体基板１１の陽極化成によって選
択エッチング層１２を形成する方法を説明する。半導体
基板１１にはＰ型シリコン基板を用い、例えばフッ酸
（５０ｗ％）：エチルアルコール（９９．５％）＝１：
１の混合溶液中において、電流密度を１０ｍＡ／ｃｍ²
〜８０ｍＡ／ｃｍ²で陽極化成を行う。その結果、半導
体基板１１の表面に多孔質シリコン層からなる選択エッ
チング層１２がおよそ数十μｍ程度の厚さに形成され
る。なお、Ｎ型半導体基板を用いる場合には、ホールの
供給が必要となるために陽極化成反応中、光照射を行う
必要がある。

【００６１】陽極化成により形成した選択エッチング層
１２を用いた場合には、通常のシリコンのエッチャント
（例えば、水酸化カリウム，ＥＤＷ，アンモニアと過酸
化水素水の混合液，フッ酸と硝酸の混合液等）を用いる
と、多孔質シリコンからなる選択エッチング層１２に比
較しエピタキシャル成長により形成したシリコンからな
る半導体層１３はエッチングレートが遅いので、選択エ
ッチング層１２は完全にエッチングされ半導体層１３は
ほとんどエッチングされずに残る。

【００６２】また選択エッチング層１２の別の形成方法
を説明する。例えば、エピタキシャル成長〔ＭＢＥ（Mo
lecular Beam Epitaxy）〕またはＣＶＤ法によって、半
導体基板１１上にシリコン（Ｓｉ）−ゲルマニウム（Ｇ
ｅ）層を形成して、これを選択エッチング層１２とす
る。この選択エッチング層１２を用いた場合には、例え
ば、半導体基板１１は選択エッチング層１２の近傍まで
研削した後、例えばシリコンの研磨液を用い、ほとんど
研磨パッドを加圧しないような化学的要素の強い研磨に
よって、残りの半導体基板１１を除去することにより、
半導体基板１１に厚さのばらつきがあってもＳｉ−Ｇｅ
層である選択エッチング層１２の表面で研磨を停止させ
ることが可能になる。次いで、エッチャントとして、例
えば水酸化カリウム（ＫＯＨ），クロム酸カリウム（Ｋ
₂Ｃｒ₂Ｏ₇）およびプロピルアルコール（Ｃ₃Ｈ₇Ｏ
Ｈ）からなる混合液を用いてＳｉ−Ｇｅ層である選択エ
ッチング層１２をエッチングすれば、選択エッチング層
１２が除去され、半導体層１３はほとんどエッチングさ
れずに残る。

【００６３】また、拡散処理，プラズマドーピング等に
よって半導体基板１１の表層に選択エッチング層１２を
形成するには、既存の拡散処理（例えば気相拡散処理，
液相拡散処理，固相拡散処理等）もしくはプラズマドー
ピングによって行えばよい。さらにＣＶＤ法によって半
導体基板１１の表面に選択エッチング層１２を形成する
のも、既存のＣＶＤ法によって、高濃度（上記説明した
程度の濃度）に不純物を含む状態で、例えば非晶質シリ
コン層または多結晶シリコン層を形成すればよい。

【００６４】次に、第２発明の第２実施例を図５，図６
の製造工程図（その１），（その２）によって説明す
る。この図５，図６では、上記図２，図３および図４で
説明したのと同様の構成部品には同一の符号を付す。

【００６５】図５の（１）に示すように、第１工程で
は、上記第２発明の第１実施例と同様のプロセスによっ
て、半導体基板１１の表層に選択エッチング層１２を形
成し、その選択エッチング層１２上に低濃度の半導体層
１３を形成する。次いでリソグラフィー技術とエッチン
グとによって、上記半導体基板１１の表層の一部分を上
記選択エッチング層１２に到達しない状態にエッチング
して、凹部１８と凸部１９とを形成する。このエッチン
グ深さは１００ｎｍを越えないような深さとして、例え
ば７０ｎｍの深さに形成した。したがって、この場合に
は凹部１８と凸部１９との段差が７０ｎｍになる。

【００６６】次に図５の（２）に示す第２工程を行う。
この工程では、熱酸化法とＣＶＤ法とによって、上記凹
部１８と凸部１９とを覆う状態にかつ凹部１８を埋め込
む状態に絶縁層となる酸化シリコン層１４を形成する。
この酸化シリコン層１４は、例えば１００ｎｍ〜１μｍ
の範囲の所定の厚さに形成される。さらに上記第２発明
の第１実施例と同様にして、ＣＶＤ法によって、上記絶
縁層１４上に多結晶シリコン層１５（厚さが例えば５μ
ｍ）を形成し、その表面を研磨して平坦な張り合わせ面
とする。

【００６７】次いで図５の（３）に示すように、上記多
結晶シリコン層１５の表面を、他の基板（例えばシリコ
ン基板）１６の表面に張り合わせ、半導体基板１１を上
下逆さまに、すなわち、半導体基板１１の裏面が上向き
になるようにする。

【００６８】そして第３工程を行う。この工程では上記
第２発明の第１実施例で説明したのと同様にして、図６
の（４）に示すように、半導体基板１１（２点鎖線で示
す部分）を研削し、さらにエッチング除去して選択エッ
チング層１２（１点鎖線で示す部分）を全面にわたって
露出させる。その後選択エッチング層１２（１点鎖線で
示す部分）をエッチング除去して半導体基板１１からな
る半導体層１３を全面にわたって露出させる。

【００６９】次に図６の（５）に示すように、素子分離
領域となる酸化シリコン層１４を研磨ストッパとして上
記半導体層１３を研磨することにより、酸化シリコン層
１４に囲まれた凸部１９からなる半導体薄膜（ＳＯＩ
層）１７を形成する。その結果、半導体薄膜（ＳＯＩ
層）１７は酸化シリコン膜１４からなる絶縁層上に形成
されることになり、ＳＯＩ基板４が完成する。上記半導
体層１３の研磨は、研磨液を使用しながらの、いわば化
学的研磨を併用した物理的研磨により行う。

【００７０】上記第２発明の第２実施例では、上記第２
発明の第１実施例で説明したのと同様の作用によって、
研磨される半導体層１３の厚さのばらつきはエピタキシ
ャル成長のばらつきであり、半導体基板１１の厚さのば
らつきに比較してはるかに小さい。このため、選択エッ
チング層１２を除去した後の半導体層１３の残りの部分
は、各凹部１８および各凸部１９のそれぞれにおいて均
一な膜厚になる。そして酸化シリコン層１４の凸部を研
磨ストッパにして、酸化シリコン層１４の凸部上にシリ
コン残りが無いように研磨したときに、各酸化シリコン
層１４の凸部上における半導体層１３の膜厚がほぼ均一
であるため、オーバ研磨する時間が少なくなる。そのた
め、部分的に化学的研磨が余分に行われて素子分離領域
（酸化シリコン層１４）の表面よりもＳＯＩ層１７の表
面が窪むことがない。したがって、各凸部１９からなる
半導体薄膜（ＳＯＩ層）１７は均一な膜厚に形成され
る。

【００７１】次に、第３発明の第１実施例を図７の製造
工程図によって説明する。

【００７２】図７の（１）に示すように、不純物として
例えばホウ素（Ｂ⁺）を１０Ｅｃｍ ^-3程度の濃度に含む
半導体基板（例えばシリコン基板）３１を用い、エピタ
キシャル成長によって、この半導体基板３１の表面に不
純物を低濃度に含むシリコンからなる半導体層３３を、
例えば０．１μｍ〜１．０μｍの範囲の所定の膜厚に形
成する。この半導体層３３の不純物には、例えばホウ素
（Ｂ⁺）を用い、その不純物濃度は、例えば０．１Ｐ
（peta＝×１０¹⁵）ｃｍ^-3〜１０Ｐｃｍ^-3程度になるよ
うにする。ここで不純物が低濃度の半導体層３３の膜厚
ばらつきは、エピタキシャル成長の均一性に依存するの
で、そのばらつきは極めて小さくなる。

【００７３】次に図７の（２）に示す第２工程を行う。
この工程では、上記第１発明の第１実施例における図１
の（２）で説明したのと同様の方法によって、上記半導
体層３３の表面上にシリコン酸化膜３４を形成し、さら
に多結晶シリコン層３５を形成した後、その表面を研磨
して平坦な張り合わせ面とする。

【００７４】続いて、図７の（３）に示すように、上記
第１発明の第１実施例における図１の（３）で説明した
のと同様の方法によって、上記多結晶シリコン層３５の
表面を他の基板３６の表面に張り合わせ、半導体基板３
１を上下逆さまにして、半導体基板３１の裏面側が上向
きになるようにする。

【００７５】そして図７の（４）に示すように、半導体
基板３１をその裏面側を研削して、半導体基板１１の２
点鎖線で示す部分を除去し、半導体層３３の手前、例え
ば半導体基板１１が３μｍ〜３０μｍ程度の厚さだけ残
る状態のときに研削を止める。この残す量は望ましくは
５μｍ〜１０μｍ程度である。次いで例えばフッ酸（Ｈ
Ｆ）：硝酸（ＨＮＯ₃）：酢酸（ＣＨ₃ＣＯＯＨ）＝
１：３：８の割合の混合液を用いて残りの半導体基板３
１（１点鎖線で示す部分）をエッチングする。このエッ
チング液を用いると、およそ２μｍ／分のエッチングレ
ートで半導体基板３１がエッチング除去された。その結
果、半導体基板３１よりもエッチングレートの遅い低濃
度の不純物を含む半導体層３３が残る。

【００７６】その後図７の（５）に示すように、上記第
１発明の第１実施例における図１の（６）で説明したの
と同様の方法によって、半導体層３３を研磨することに
より、半導体層３３からなる半導体薄膜（ＳＯＩ層）３
７を形成する。この結果、絶縁層である酸化シリコン層
３４上に半導体薄膜３７が形成されたＳＯＩ基板５が完
成する。

【００７７】上記第３発明の第１実施例では、不純物が
ドーピングされた半導体基板３１上にこの半導体基板３
１よりも低濃度の半導体層３３を形成したことから、半
導体基板３１と半導体層３３とはエッチング選択性を有
する。つまり、半導体層３３は、上記第１，第２発明で
説明した選択エッチング層の作用も果たす。そのため、
半導体基板３１をその裏面側から半導体層３３の近傍ま
で除去し、さらに残りの半導体基板３１をエッチング除
去することで、半導体基板３１は半導体層３３に対して
選択的に除去される。また半導体層３３はエピタキシャ
ル成長によって形成されることから、その膜厚のばらつ
きは、エピタキシャル成長のばらつきにより決定され、
極めて均一であるため、膜厚はほぼ均一になる。そのた
め、半導体基板３１の厚さにばらつきがあっても、半導
体層３３の膜厚には影響がない。また、半導体層３３は
わずかに研磨すればよいので、研磨によって膜厚がばら
つくことはなく、半導体薄膜（ＳＯＩ層）３７は全面に
わたってほぼ均一な膜厚になる。

【００７８】次に、第３発明の第２実施例を図８の製造
工程図によって説明する。この図８では、上記図７で説
明したのと同様の構成部品には同一の符号を付す。

【００７９】図８の（１）に示すように、第１工程で
は、上記第３発明の第１実施例と同様のプロセスによっ
て、不純物を高濃度に含む半導体基板３１の表面に不純
物を低濃度に含む半導体層３３を形成する。次いでリソ
グラフィー技術とエッチングとによって、上記半導体層
３１の表層の一部分を上記半導体基板３１に到達しない
状態にエッチングして、凹部３８と凸部３９とを形成す
る。このエッチング深さは１００ｎｍを越えないような
深さとして、例えば７０ｎｍの深さに形成した。したが
って、この場合には凹部３８と凸部３９との段差が７０
ｎｍになる。

【００８０】以降、上記第３発明の第１実施例における
図７の（２）〜（４）で説明したのと同様のプロセスに
よって行う。すなわち、図８の（２）に示す第２工程を
行う。この工程では、上記凹部３８と凸部３９とを覆う
状態にかつ凹部３８を埋め込む状態に絶縁層となる酸化
シリコン層３４を形成する。さらにＣＶＤ法によって、
上記酸化シリコン層３４上に多結晶シリコン層３５（厚
さが例えば５μｍ）を形成し、その表面を研磨して平坦
な張り合わせ面とする。続いて図８の（３）に示すよう
に、多結晶シリコン層３５の表面を他の基板（シリコン
基板）３６の表面に張り合わせ、半導体基板１１を上下
逆さまにして半導体基板１１の裏面が上向きになるよう
にする。その後第３工程を行う。この工程では、半導体
基板３１（２点鎖線で示す部分）を研削およびエッチン
グによって除去し、半導体層３３を全面にわたって露出
させる。

【００８１】次いで図８の（４）に示すように、素子分
離領域となる酸化シリコン層３４を研磨ストッパとして
上記半導体層３３（２点鎖線で示す部分）を研磨するこ
とにより、酸化シリコン層３４に囲まれた凸部３９から
なる半導体薄膜（ＳＯＩ層）３７を形成する。その結
果、半導体薄膜（ＳＯＩ層）１７は酸化シリコン膜１４
からなる絶縁層上に形成されることになり、ＳＯＩ基板
６が完成する。ここで研磨は、研磨液を使用しながら
の、いわば化学的研磨を併用した物理的研磨により行
う。

【００８２】上記第３発明の第２実施例では、上記第３
発明の第１実施例と同様の作用によって、半導体基板３
１を除去した後の半導体層３３は各凹部３８および各凸
部３９のそれぞれにおいてほぼ均一な膜厚になる。ま
た、上記のような半導体層３３を研磨すると酸化シリコ
ン層３４が研磨ストッパになることから、各凸部３９か
らなる半導体薄膜（ＳＯＩ層）３７は均一な膜厚に形成
される。ここで、研磨される半導体層３３の膜厚のばら
つきは、エピタキシャル成長のばらつきにより決定さ
れ、極めて均一である。このため、半導体層３３の全体
を研磨残りが無いように研磨したときに、オーバ研磨す
る時間が少ないため、部分的に化学的研磨が余分に行わ
れて酸化シリコン膜３４の表面よりも半導体薄膜（ＳＯ
Ｉ層）３７の表面が窪むことがない。

【００８３】次に、第４発明の第１実施例を図９の製造
工程図によって説明する。

【００８４】まず図９の（１）に示すように、イオン注
入法によって、半導体基板（シリコン基板）５１の表面
に、例えばホウ素（Ｂ⁺）を導入する。このイオン注入
では、注入濃度が例えば１０Ｅ（ｅｘａ）ｃｍ^-3（１０
¹⁹ｃｍ^-3）以上、望ましくは５０Ｅｃｍ^-3〜１００Ｅｃ
ｍ^-3程度となるようにドーズ量を設定する。このように
して、半導体基板５１の表層に半導体層５３を形成す
る。この半導体層５３の形成方法は、上記イオン注入法
に限定されることはなく、半導体基板５１の表層に高濃
度の不純物を導入できれば、例えば拡散処理またはプラ
ズマドーピング等の他の方法を用いても差し支えはな
い。

【００８５】上記第２発明の第１実施例で説明した図１
の（２），（３）のプロセスと同様に行えばよい。すな
わち、図９の（２）に示すように、半導体層５３上に酸
化シリコン層５４および多結晶シリコン層５５を形成
し、その多結晶シリコン層５５の表面を平坦化する。そ
してその多結晶シリコン層５５の表面を他の基板（例え
ばシリコン基板）５６の表面にを張り合わせる。この図
では、半導体基板５１の裏面が上向きになるように示し
ている。

【００８６】その後図９の（３）に示す第３工程を行
う。この工程では、半導体基板１１の裏面側から研削し
て２点鎖線で示す部分の半導体基板１１を除去し、上記
半導体層５３の手前、半導体基板５１（１点鎖線で示す
部分）が例えば３μｍ〜３０μｍ程度の厚さだけ残る状
態のときに研削を止める。この残す量は望ましくは５μ
ｍ〜１０μｍ程度である。半導体層５３の近傍に近づい
たときに研磨によって半導体基板５１の除去を行って、
上記膜厚の半導体基板５１を残してもよい。

【００８７】続いて、アルカリ性のエッチング液とし
て、例えば２０％の水酸化カリウム（ＫＯＨ）水溶液で
８０℃で、半導体層５３上に残した半導体基板５１（１
点鎖線で示す部分）をエッチング除去する。この場合、
およそ１μｍ／分のエッチングレートで半導体基板５１
が除去された。上記エッチングでは、第１発明の第１実
施例で説明したと同様のエチレンジアミン−ピロカテコ
ール水溶液を用いることもできる。

【００８８】この半導体基板５１のエッチングでは、半
導体基板５１と半導体層５３とでは不純物濃度がおよそ
３桁〜６桁程度違うため、エッチングレートが２桁程度
違う。そのため、たとえ張り合わせる前の半導体基板５
１に厚さのばらつき（通常の半導体基板５１は１μｍ〜
２μｍ程度の厚さのばらつきがある）によって、残した
半導体基板５１（１点鎖線で示す部分）の膜厚がばらつ
いていても、半導体基板５１のエッチングは半導体層５
３の表面で停止する。

【００８９】次いで図９の（４）に示す第４工程を行
う。この工程では、熱酸化法によって、上記半導体層５
３の表層を酸化して酸化層６１を形成する。その際、半
導体層５３中のホウ素を酸化層６１中に取り込む。これ
は、ホウ素の偏析係数が１以下であるため、半導体層５
３中のホウ素は酸化層６１中に取り込まれ、半導体層５
３の中のホウ素濃度は低下し、不純物濃度の低い層にな
る。

【００９０】その後図９の（５）に示す第５工程を行
う。この工程では、上記酸化層６１（２点鎖線で示す部
分）をエッチング除去する。このときのエッチング液に
は例えばフッ酸を用いる。次に半導体層５３の１点鎖線
で示す部分を研磨して、半導体層５３からなる半導体薄
膜（ＳＯＩ層）５７を形成する。その結果、半導体薄膜
（ＳＯＩ層）５７は酸化シリコン膜５４からなる絶縁層
上に形成されることになり、ＳＯＩ基板７が完成する。
上記半導体層５３の研磨は、研磨液を使用しながらの、
いわば化学的研磨を併用した物理的研磨により行う。

【００９１】上記第４発明の第１実施例では、研磨され
る半導体層５３の膜厚は、ホウ素（Ｂ⁺）の拡散深さと
酸化層の膜厚とにより決定され、極めて均一になる。こ
のため、半導体薄膜５７は、半導体層５３をわずかに研
磨して形成されるものなので、全面にわたって均一な膜
厚に形成される。またこの製造方法ではエピタキシャル
成長工程を必要としないため、工程が簡略化される。

【００９２】次に、第４発明の第２実施例を図１０，図
１１の製造工程図（その１），（その２）によって説明
する。この図１０，図１１では、上記図９で説明したの
と同様の構成部品には同一の符号を付す。

【００９３】図１０の（１）に示すように、第１工程で
は、上記第３発明の第１実施例と同様のプロセスによっ
て、半導体基板５１の表層に半導体層５３を形成する。
次いでリソグラフィー技術とエッチングとによって、上
記半導体層５３の表層の一部分を上記半導体基板５１に
到達しない状態にエッチングして、凹部５８と凸部５９
とを形成する。このエッチング深さは１００ｎｍを越え
ないような深さとして、例えば７０ｎｍの深さに形成し
た。したがって、この場合には凹部５８と凸部５９との
段差が７０ｎｍになる。

【００９４】次に図１０の（２）に示す第２工程を行
う。この工程では、熱酸化法とＣＶＤ法とによって、上
記凹部５８と凸部５９とを覆う状態に絶縁層となる酸化
シリコン層５４を形成する。この酸化シリコン層５４
は、例えば１００ｎｍ〜１μｍの範囲の所定の厚さに形
成する。さらに上記第３発明の第１実施例における図９
の（２）で説明したのと同様にして、ＣＶＤ法によっ
て、上記絶縁層５４上に多結晶シリコン層５５（厚さが
例えば５μｍ）を形成し、その表面を研磨して平坦な張
り合わせ面とする。次に上記多結晶シリコン層５５の表
面を、他の基板（例えばシリコン基板）５６の表面に張
り合わせ、半導体基板５１を上下逆さまにして、半導体
基板５１の裏面が上向きになるようにする。なお、図は
半導体基板５１の裏面側を上向きにした状態で示した。

【００９５】そして上記第３発明の第１実施例における
図９の（３），（４）で説明したのと同様にして、第
３，第４工程を行う。図１０の（３）に示すように、第
３工程で、半導体基板５１（２点鎖線で示す部分）を研
削およびエッチングによって除去し、半導体層５３を全
面にわたって露出させる。次いで図１１の（４）に示す
ように、第４工程で、熱酸化法によって、上記半導体層
５３の表層を酸化して酸化層６１を形成する。その際、
半導体層５３中のホウ素（Ｂ⁺）を酸化層６１中に取り
込む。

【００９６】その後図１１の（５）に示す第５工程を行
う。この工程では、上記酸化層６１をエッチング除去す
る。このときのエッチング液には例えばフッ酸を用い
る。次に素子分離領域となる酸化シリコン層５４を研磨
ストッパとして半導体層５３の２点鎖線で示す部分を研
磨して除去し、酸化シリコン層５４に囲まれた凸部５９
からなる半導体薄膜（ＳＯＩ層）５７を形成する。その
結果、半導体薄膜（ＳＯＩ層）５７は酸化シリコン膜５
４からなる絶縁層上に形成されることになり、ＳＯＩ基
板８が完成する。ここで研磨は、研磨液を使用しながら
の、いわば化学的研磨を併用した物理的研磨により行
う。

【００９７】上記第４発明の第２実施例では、上記第４
発明の第１実施例と同様の作用によって、半導体層５３
の膜厚は極めて均一になる。このため、半導体層５３の
全面にわたって酸化シリコン層５４上に半導体層５３の
研磨残りがないように研磨したとき、オーバ研磨する時
間が少ないため、部分的に化学的研磨が余分に行われて
酸化シリコン層５４の上面（素子分離領域表面）よりも
ＳＯＩ層５７の表面が窪むことはない。またエピタキシ
ャル成長工程を必要としないため、工程が簡略になる。

【００９８】次に上記各実施例において、半導体薄膜
（ＳＯＩ層）と酸化シリコン層との間に素子を形成した
ＳＯＩ基板の製造方法を、図１２，図１３の製造工程図
によって説明する。図１２では、第１発明の第１実施例
に基づき、素子の一例としてボトムゲートを形成する方
法を説明する。また図１３では第１発明の第２実施例に
基づき、素子の一例としてボトムゲートを形成する方法
を説明する。

【００９９】図１２（１）に示すように、半導体基板１
１中に選択エッチング層１２を形成し、その選択エッチ
ング層１２の上部の半導体基板（１１）を半導体層１３
とする。その後、例えばＣＶＤ法によって、上記半導体
層１３の表面を覆う状態に絶縁層７１を例えば酸化シリ
コンで形成する。続いて絶縁層７１のアニーリングを行
う。この絶縁層７１は、例えば熱酸化法によって形成す
ることも可能である。次いで例えばＣＶＤ法によって、
上記絶縁層７１に被着する状態に、例えば多結晶シリコ
ンからなる導電層７２を成膜する。

【０１００】その後、リソグラフィーとエッチングとに
よって上記導電層７２をパターニングして、図１２
（２）に示すように、半導体層１３上に絶縁層７１を介
して導電層（７２）からなる導電層パターン７３を形成
する。この結果、絶縁層７１がゲート絶縁膜となり、導
電層パターン７３がボトムゲート電極となる素子７４
（ここではボトムゲート）が構成される。

【０１０１】次に図１２（３）に示すように、熱酸化お
よびＣＶＤ法、またはＣＶＤ法のみにより、上記導電層
パターン７３を覆う状態で上記絶縁層７１上に酸化シリ
コン層（厚さは例えば１００ｎｍ〜１μｍ）１４を形成
する。なお、導電層７１をパターニングした際に絶縁層
７１を除去した場合には、酸化シリコン層１４は半導体
層１３上に形成される。さらに、多結晶シリコン層（厚
さは例えば５μｍ）１５をＣＶＤ法により形成し、その
表面側（２点鎖線で示す部分）を研磨して平坦な張り合
わせ面とする。以降の工程は、上記第１発明の第１実施
例で説明した第３工程と同様にして行う。

【０１０２】また図１３の（１）に示すように、半導体
基板１１中に選択エッチング層１２を形成し、その選択
エッチング層１２の上部の半導体基板（１１）を半導体
層１３とする。その後、半導体層１３に凹部１８と凸部
１９とを形成した場合には、凹部１８と凸部１９とを形
成した後、上記図２で説明したのと同様のプロセスによ
って、図１３の（２）に示すように、凸部１９上に素子
７４として、例えばボトムゲートを形成すればよい。そ
して素子７４を覆う状態に酸化シリコン層１４を形成
し、それ以降のプロセスは、図示はしないが上記第１発
明の第２実施例で説明したのと同様にして行う。

【０１０３】また図示はしないが、上記第２〜第４発明
の第２実施例で説明したように、半導体層１３（３３，
５３）を形成する製造方法において、その半導体層１３
（３３，５３）に素子を形成する場合には、上記図１２
で説明したのと同様にして、半導体層１３（３３，５
３）上に素子（例えばボトムゲート）７４を形成し、そ
の後上記各実施例で説明したのと同様にして、酸化シリ
コン層１４（３４，５４）を形成する以降のプロセスを
行えばよい。

【０１０４】また図示はしないが、上記第２〜第４発明
の第１実施例で説明したように、半導体層１３（３３，
５３）を形成した後、凹部１８（３８，５８）と凸部１
９（３９，５９）を形成する製造方法において、その凸
部１９（３９，５９）に素子を形成する場合には、上記
図１３で説明したのと同様にして、凹部１８（３８，５
８）と凸部１９（３９，５９）とを形成した後、凸部１
９（３９，５９）に素子（例えばボトムゲート）７４を
形成し、その後上記各実施例で説明したのと同様にし
て、酸化シリコン層１４（３４，５４）を形成する以降
のプロセスを行えばよい。

【０１０５】上記説明したように、素子７４を形成する
各ＳＯＩ基板の製造方法では、半導体層１３（３３，５
３）上に素子（例えばボトムゲート）７４する製造する
ことから、半導体層１３と酸化シリコン層１４との間に
素子が形成される。このため、素子７４は半導体薄膜１
７（３７，５７）の下部に形成されるので、ＳＯＩ基板
中に埋め込まれた状態に形成される。

【０１０６】また上記各発明の実施例では、半導体基板
１１（３１，５１）をした後の半導体層１３（３３，５
３）の膜厚がほぼ均一になるので、凸部１９（３９，５
９）を残してＳＯＩ層１７（３７，５７）を形成すると
きに、デッシングのような過剰研磨を防ぐことができ
る。その結果、面内における半導体薄膜（ＳＯＩ層）１
７（３７，５７）の膜厚の均一化が図れる。そのため、
ＳＯＩ層１７（３７，５７）に素子として例えばトラン
ジスタを形成した場合にはトランジスタ特性のばらつき
が少なくなるとともに特性の安定化が図れる。また、Ｓ
ＯＩ層１７（３７，５７）の膜厚のばらつきが少ないこ
とから、その薄膜化も可能となり、ＳＯＩ素子の微細
化、すなわち、素子の高集積化が可能となる。

【０１０７】

【発明の効果】以上に説明したように、第１発明よれ
ば、半導体基板の表面から均一な深さの位置に選択エッ
チング層を形成し、選択エッチング層をエッチングによ
って除去したので、半導体基板の厚さにばらつきがあっ
ても、選択エッチング層をエッチングした後に残る半導
体基板は均一な厚さになる。そのため、残した半導体基
板で形成される半導体薄膜（ＳＯＩ層）はほぼ均一な膜
厚に形成できる。

【０１０８】第２発明よれば、半導体基板の表層または
表面上に選択エッチング層を形成しさらにエピタキシャ
ル成長で半導体層を形成したので、半導体層はほぼ均一
な膜厚に形成できる。そして、半導体基板を除去し、さ
らに選択エッチング層を半導体層よりもエッチングレー
トが速い、いわゆる選択性を有するエッチングによって
除去したので、半導体基板の厚さが不均一であっても半
導体層は均一な膜厚状態で残る。そのため、残した半導
体層で形成される半導体薄膜（ＳＯＩ層）はほぼ均一な
膜厚に形成できる。

【０１０９】第３発明よれば、高濃度の不純物を含む半
導体基板の表層または表面上にエピタキシャル成長で低
濃度の不純物を含む半導体層を形成したので、半導体層
はほぼ均一な膜厚に形成できる。そして、半導体基板を
除去し、さらに半導体層近傍の半導体基板を半導体層よ
りもエッチングレートが速い、いわゆる選択性を有する
エッチングによって除去したので、半導体層は均一な膜
厚状態で残る。そのため、残した半導体層で形成される
半導体薄膜（ＳＯＩ層）はほぼ均一な膜厚に形成でき
る。

【０１１０】第４発明よれば、半導体基板の表層にイオ
ン注入によって高濃度の不純物を含む半導体層を形成し
たので、半導体層はほぼ均一な膜厚に形成できる。そし
て、半導体基板を除去し、さらに半導体層近傍の半導体
基板を半導体層よりもエッチングレートが速い、いわゆ
る選択性を有するエッチングによって除去したので、半
導体層は均一な膜厚状態で残る。そのため、残した半導
体層で形成される半導体薄膜（ＳＯＩ層）はほぼ均一な
膜厚に形成できる。さらに半導体層の表層を酸化したの
で、半導体層中の不純物が酸化層中に取り込まれる。そ
のため、半導体層の不純物濃度は低濃度になる。

【０１１１】したがって、上記各発明によれば、面内に
おける半導体薄膜（ＳＯＩ層）の膜厚の均一化が図れる
ので、そのＳＯＩ層に素子を形成した場合には素子の安
定化が図れる。また、ＳＯＩ層の膜厚のばらつきが少な
いため、その薄膜化も可能となり、ＳＯＩ素子の微細
化、すなわち、素子の高集積化が可能となる。

【図面の簡単な説明】

【図１】第１発明の第１実施例の製造工程図である。

【図２】第１発明の第２実施例の製造工程図（その１）
である。

【図３】第１発明の第２実施例の製造工程図（その２）
である。

【図４】第２発明の第１実施例の製造工程図である。

【図５】第２発明の第２実施例の製造工程図（その１）
である。

【図６】第２発明の第２実施例の製造工程図（その２）
である。

【図７】第３発明の第１実施例の製造工程図である。

【図８】第３発明の第２実施例の製造工程図である。

【図９】第４発明の第１実施例の製造工程図である。

【図１０】第４発明の第２実施例の製造工程図（その
１）である。

【図１１】第４発明の第２実施例の製造工程図（その
２）である。

【図１２】素子を形成する製造方法の第１実施例の製造
工程図である。

【図１３】素子を形成する製造方法の第２実施例の製造
工程図である。

【図１４】課題の説明図である。

【符号の説明】

１〜８ＳＯＩ基板１１半導体基板１２選択エッチング層１３半導体層１４酸化シリコン層１６他の基板１７半導体薄膜（ＳＯＩ層）１８凹部１９凸部３１半導体基板３３半導体層３４酸化シリコン層３６他の基板３７半導体薄膜（ＳＯＩ層）３８凹部５９凸部５１半導体基板５３半導体層５４酸化シリコン層５６他の基板５７半導体薄膜（ＳＯＩ層）５８凹部５９凸部６１酸化層７４素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/265 21/304 ３２１Ｓ 21/306

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面上に少なくとも絶縁層
を形成する第１工程と、前記絶縁層上に他の基板を接着する第２工程と、前記半導体基板をその裏面側から除去することにより該
半導体基板を薄膜化して半導体薄膜を形成する第３工程
とからなるＳＯＩ基板の製造方法において、前記第１工程で、前記絶縁層を形成する前または該絶縁
層を形成した後に、該半導体基板の表面側から該半導体
基板中に不純物を導入して該半導体基板にエッチング選
択性を有する選択エッチング層を形成し、前記第３工程で、前記半導体基板を除去する際に、前記
選択エッチング層を前記半導体基板に対して選択的なエ
ッチングによって除去することを特徴とするＳＯＩ基板
の製造方法。
【請求項２】請求項１記載のＳＯＩ基板の製造方法に
おいて、前記第３工程は、前記半導体基板をその裏面側から前記
選択エッチング層の近傍まで除去し、その後残りの該半
導体基板をエッチング除去して該選択エッチング層を露
出させ、次いで該選択エッチング層をエッチング除去
し、続いて残りの該半導体基板を研磨することにより薄
膜化して半導体薄膜を形成することを特徴とするＳＯＩ
基板の製造方法。
【請求項３】請求項１記載のＳＯＩ基板の製造方法に
おいて、前記第１工程で、前記半導体基板内に前記選択エッチン
グ層を形成した後に該半導体基板の表層に該選択エッチ
ング層に到達しない深さの凹凸部を形成して、続いて該
凹凸部を覆う状態に前記絶縁層を形成し、前記第３工程における前記選択エッチング層の除去後の
前記残した半導体基板の研磨は前記絶縁層を研磨ストッ
パにして行い、前記凸部を残して該凸部からなる半導体
薄膜を形成することを特徴とするＳＯＩ基板の製造方
法。
【請求項４】請求項３記載のＳＯＩ基板の製造方法に
おいて、前記第３工程は、前記半導体基板をその裏面から前記選
択エッチング層の近傍まで除去し、その後残りの該半導
体基板をエッチング除去して該選択エッチング層を露出
させ、次いで該選択エッチング層をエッチング除去し、
続いて前記絶縁層を研磨ストッパにして残りの該半導体
基板を研磨することによって前記凸部を残して、該凸部
からなる半導体薄膜を形成することを特徴とするＳＯＩ
基板の製造方法。
【請求項５】半導体基板の表層または半導体基板上
に、該半導体基板にエッチング選択性を有する選択エッ
チング層を形成した後、該選択エッチング層上に半導体
層を形成する第１工程と、前記半導体層上に少なくとも絶縁層を介して他の基板を
接着する第２工程と、前記半導体基板をその裏面側から除去し、さらに前記選
択エッチング層をエッチング除去した後、前記半導体層
を研磨することにより薄膜化して前記絶縁層上に半導体
薄膜を形成する第３工程とからなることを特徴とするＳ
ＯＩ基板の製造方法。
【請求項６】請求項５記載のＳＯＩ基板の製造方法に
おいて、前記選択エッチング層は、前記半導体基板の表層への拡
散処理もしくはイオン注入もしくはプラズマドーピン
グ、または前記半導体基板の表層の陽極化成、または前
記半導体基板上へのエピタキシャル成長もしくは化学的
気相成長による成膜によって形成することを特徴とする
ＳＯＩ基板の製造方法。
【請求項７】請求項５または請求項６記載のＳＯＩ基
板の製造方法において、前記半導体層はエピタキシャル成長によって形成するこ
とを特徴とするＳＯＩ基板の製造方法。
【請求項８】請求項５，請求項６または請求項７記載
のＳＯＩ基板の製造方法において、前記第３工程は、前記半導体基板をその裏面側から前記
選択エッチング層の近傍まで除去し、その後残りの該半
導体基板をエッチング除去して該選択エッチング層を露
出させ、次いで該選択エッチング層をエッチング除去
し、続いて残りの該半導体基板を研磨することにより薄
膜化して前記絶縁層上に半導体薄膜を形成することを特
徴とするＳＯＩ基板の製造方法。
【請求項９】請求項５，請求項６または請求項７記載
のＳＯＩ基板の製造方法において、前記第１工程で、前記半導体層を形成した後、該半導体
層の表層に前記選択エッチング層に到達しない深さの凹
凸部を形成し、前記第２工程で、前記絶縁層は前記凹凸部を覆う状態に
形成し、前記第３工程で、前記半導体基板をその裏面側から除去
し、さらに前記選択エッチング層をエッチングによって
除去した後、前記絶縁層を研磨ストッパにして前記半導
体層を研磨することにより前記凸部を残して、該凸部か
らなる半導体薄膜を形成することを特徴とするＳＯＩ基
板の製造方法。
【請求項１０】請求項９記載のＳＯＩ基板の製造方法
において、前記第３工程は、前記半導体基板の裏面側からの除去を
前記選択エッチング層の近傍まで行い、その後残りの該
半導体基板をエッチング除去して前記選択エッチング層
を露出させ、次いで該選択エッチング層をエッチング除
去し、続いて前記絶縁層を研磨ストッパにして前記半導
体層を研磨することにより前記凸部を残して、該凸部か
らなる半導体薄膜を形成することを特徴とするＳＯＩ基
板の製造方法。
【請求項１１】不純物をドーピングした半導体基板上
に該半導体基板よりも低濃度の半導体層をエピタキシャ
ル成長によって形成する第１工程と、前記半導体層上に少なくとも絶縁層を介して他の基板を
接着する第２工程と、前記半導体基板をその裏面側から前記半導体層の近傍ま
で除去し、その後残りの半導体基板をエッチング除去し
て該半導体層を露出させ、さらに前記半導体層を研磨す
ることにより薄膜化して前記絶縁層上に半導体薄膜を形
成する第３工程とからなることを特徴とするＳＯＩ基板
の製造方法。
【請求項１２】請求項１１記載のＳＯＩ基板の成長方
法において、前記半導体層はエピタキシャル成長によって形成するこ
とを特徴とするＳＯＩ基板の製造方法。
【請求項１３】請求項１１または請求項１２記載のＳ
ＯＩ基板の製造方法において、前記第１工程で、前記半導体層を形成した後、該半導体
層の表層に前記半導体基板に到達しない深さの凹凸部を
形成し、前記第２工程で、前記凹凸部を覆う状態に前記絶縁層を
形成し、前記第３工程で、前記半導体基板をその裏面側から前記
半導体層の近傍まで除去し、その後残りの半導体基板を
エッチング除去して該半導体層を露出させ、さらに前記
絶縁層を研磨ストッパにして前記半導体層を研磨するこ
とにより前記凸部を残して、該凸部からなる半導体薄膜
を形成する第３工程とからなることを特徴とするＳＯＩ
基板の製造方法。
【請求項１４】半導体基板の表層に該半導体基板より
も高濃度のホウ素をドーピングして半導体層を形成する
第１工程と、前記半導体層上に少なくとも絶縁層を介して他の基板を
接着する第２工程と、前記半導体基板をその裏面側から前記半導体層の近傍ま
で除去し、その後残りの半導体基板をエッチングによっ
て除去して前記半導体層を露出させる第３工程と、前記半導体層の表層を酸化するとともに該半導体層中の
ホウ素を該酸化層中に取り込む第４工程と、前記酸化層をエッチングによって除去し、さらに該半導
体層を研磨することにより薄膜化して前記絶縁層上に半
導体薄膜を形成する第５工程とからなることを特徴とす
るＳＯＩ基板の製造方法。
【請求項１５】請求項１４記載のＳＯＩ基板の製造方
法において、前記第１工程で、前記半導体層を形成した後、該半導体
層の表層に前記選択エッチング層に到達しない深さの凹
凸部を形成し、前記第２工程で、前記凹凸部を覆う状態に前記絶縁層を
形成し、前記第３工程を行った後、前記第４工程で、前記半導体
層の表層を前記凹部に達しない状態に酸化するとともに
該半導体層中のホウ素を該酸化層中に取り込み、前記第５工程で、前記酸化層をエッチング除去し、さら
に前記絶縁層を研磨ストッパにして前記半導体層を研磨
することにより前記凸部を残して、該凸部からなる半導
体薄膜を形成するすることを特徴とするＳＯＩ基板の製
造方法。
【請求項１６】請求項１または請求項２記載のＳＯＩ
基板の製造方法において、前記半導体基板内に前記選択エッチング層を形成した
後、該半導体基板の表面側に素子を形成し、その後該素
子とともに半導体基板の表面側を覆う状態に前記絶縁層
を形成することを特徴とするＳＯＩ基板の製造方法。
【請求項１７】請求項３，請求項４，請求項９，請求
項１０，請求項１３および請求項１５記載のＳＯＩ基板
の製造方法において、前記凹凸部を形成した後、前記凹凸部のうちの少なくと
も凸部に素子を形成し、続いて該素子とともに該凹凸部
を覆う状態に前記絶縁層を形成することを特徴とするＳ
ＯＩ基板の製造方法。
【請求項１８】請求項５〜請求項８，請求項１１，請
求項１２および請求項１４のうちの１項に記載のＳＯＩ
基板の製造方法において、前記半導体層を形成した後、該半導体層に素子を形成
し、その後該素子とともに該半導体層を覆う状態に前記
絶縁層を形成することを特徴とするＳＯＩ基板の製造方
法。