WO2012074009A1 - 複合基板および製造方法 - Google Patents

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semiconductor layer
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勝信 北田
元一 小川
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京セラ株式会社
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Definitions

  • the present invention relates to a composite substrate having a silicon layer and a method for manufacturing the same.
  • the method for manufacturing a composite substrate includes a step of preparing a first substrate formed of first silicon having a dopant, and a semiconductor layer formed by epitaxially growing second silicon on a main surface of the first substrate.
  • the etchant uses a material whose etching rate with respect to silicon is lower than a predetermined value at a threshold dopant concentration that is lower than the dopant concentration of the first substrate.
  • the semiconductor layer is in contact with the first substrate, and as the distance from the first substrate increases, the dopant concentration becomes the threshold value. In forming the first region to be reduced so as to have the thickness direction.
  • a composite substrate according to an embodiment of the present invention includes an insulating substrate and a semiconductor layer having one main surface bonded to the upper surface of the substrate, and the dopant concentration of the semiconductor layer is from the other main surface to the substrate side. It gets lower as it gets closer.
  • a composite substrate according to another embodiment of the present invention includes an insulating substrate and a semiconductor layer having one main surface bonded to the upper surface of the substrate, and the dopant concentration of the semiconductor layer is from the middle in the thickness direction. The height increases as approaching the other main surface side and the substrate side.
  • a composite substrate having a silicon layer with few lattice defects can be provided.
  • FIG. (A)-(c) is sectional drawing which shows the manufacturing process of the manufacturing method of the composite substrate which concerns on one Embodiment of this invention.
  • FIG. (A)-(c) is sectional drawing which shows the manufacturing process after FIG. (A) is a top view which shows schematic structure of the composite substrate which concerns on one Embodiment of this invention, (b) is the fragmentary sectional view which looked at the composite substrate.
  • FIG. (c) is sectional drawing which shows the manufacturing process of the manufacturing method of the composite substrate which concerns on other embodiment of this invention.
  • FIG. (A) is a top view which shows schematic structure of the composite substrate which concerns on other embodiment of this invention
  • FIG. (b) is the fragmentary sectional view which looked at the composite substrate.
  • a first substrate 10 made of first silicon (Si) having a dopant is prepared.
  • first silicon of the first substrate 10 p-type or n-type silicon can be adopted.
  • dopant concentration of the first substrate 10 relatively high concentrations of p ++ and n ++ , and medium concentrations of p + and n + can be employed.
  • the p ++ dopant concentration include a range of 1 ⁇ 10 18 to 1 ⁇ 10 21 [atoms / cm 3 ].
  • Examples of the p + dopant concentration include a range of 1 ⁇ 10 16 or more and less than 1 ⁇ 10 18 [atoms / cm 3 ].
  • n ++ dopant concentration examples include a range of 5 ⁇ 10 17 to 1 ⁇ 10 21 [atoms / cm 3 ].
  • n + dopant concentration examples include a range of 5 ⁇ 10 15 or more and less than 5 ⁇ 10 17 [atoms / cm 3 ].
  • a p-type substrate having a dopant concentration of p ++ is employed as the first substrate. Note that “++” and “+” written in the upper right of “p” and “n” are based on the resistance value of silicon.
  • the second silicon is epitaxially grown on the upper surface of the first substrate 10 on the arrow D1 direction side, and the semiconductor layer 20 is formed as shown in FIG.
  • a thermal chemical vapor deposition method in which a gaseous silicon compound is passed through the surface of the first substrate 10 while being thermally decomposed while growing the first substrate 10 (thermal CVD method).
  • thermal CVD method thermal chemical vapor deposition method
  • Various methods such as these can be adopted. Since the semiconductor layer 20 is epitaxially grown on the silicon substrate, lattice defects can be reduced as compared with the case where the semiconductor layer 20 is epitaxially grown on the sapphire substrate.
  • a p-type or n-type silicon having less dopant than the first substrate 10 can be adopted.
  • the semiconductor layer 20 is formed so that the dopant concentration gradually decreases from the first substrate 10 side toward the upper surface side.
  • the main surface of the semiconductor layer 20 on the side not in contact with the first substrate 10 is formed so as to have a relatively low concentration of p ⁇ and n ⁇ dopant concentrations and non-doped.
  • the p ⁇ dopant concentration include a range of less than 1 ⁇ 10 16 [atoms / cm 3 ].
  • Examples of the n ⁇ dopant concentration include a range of less than 5 ⁇ 10 15 [atoms / cm 3 ].
  • non-doped silicon is silicon that is simply not doped with the intention of impurities, and is not limited to intrinsic silicon that does not contain impurities.
  • the semiconductor layer 20 of the present embodiment employs p-type silicon and is formed so that the dopant concentration of the upper surface portion is p ⁇ . Note that the description of “ ⁇ ” in the upper right of “p” and “n” is based on the resistance value of silicon.
  • the dopant concentration of the semiconductor layer 20 can be controlled by adjusting the supply amount of impurities during epitaxial growth. By making this impurity supply zero, non-doped silicon can be formed. Further, the dopant concentration may be gradually changed by reducing the diffusion of the dopant generated during the epitaxial growth.
  • the semiconductor layer 20 has a dopant concentration distribution in the thickness direction.
  • the semiconductor layer 20 is formed so as to have at least the first region 20x in contact with the first substrate 10 in the thickness direction.
  • the first region 20x is formed such that the dopant concentration decreases to a threshold value described later as the distance from the first substrate 10 increases. In the present embodiment, as the distance from the first region 20x increases, the dopant concentration continues to decrease from the threshold value.
  • the semiconductor layer 20 may not be epitaxially grown until the dopant diffusion concentration is saturated.
  • the formed epitaxial layer is composed of only a transition region in which the dopant concentration gradually changes from the first substrate 10 side. For example, by keeping the dopant concentration of the epitaxial layer slightly beyond the boundary dopant concentration (threshold described later) at which the etching rate of the etching solution changes greatly, the thickness of the epitaxial layer is etched, Can be thinner.
  • an insulating second substrate 30 is prepared.
  • a material for forming the second substrate 30 aluminum oxide single crystal (sapphire), silicon carbide, or the like can be used.
  • sapphire is employed as the second substrate 30.
  • the second substrate 30 and the main surface of the first semiconductor layer 20 on the first direction side are bonded together.
  • the bonding method include a method of activating and bonding the surfaces of the surfaces to be bonded, and a method of bonding using electrostatic force.
  • the method for activating the surface include a method of activating by irradiating an ion beam in vacuum and etching the surface, a method of activating by etching the surface with a chemical solution, and the like. You may perform this joining under normal temperature.
  • a method that does not use a resin-based adhesive or the like is adopted, and the semiconductor layer 20 and the second substrate 30 are directly connected to each other by solid phase bonding (Solid-State Bonding) using atomic force or the like.
  • Solid-State Bonding Solid-State Bonding
  • a hybrid layer may be formed between the semiconductor layer 20 and the second substrate 30.
  • substrate 30 have the small surface roughness of the surface to join.
  • This surface roughness is represented by arithmetic mean roughness Ra, for example.
  • the range of the surface roughness Ra is less than 10 nm.
  • an intermediate product having the semiconductor layer 20 between the first substrate 10 and the second substrate 30 can be obtained.
  • the intermediate product is processed from the arrow D2 direction side to reduce the thickness of the first substrate 10 as shown in FIG.
  • various methods such as abrasive polishing, chemical etching, and ion beam etching can be employed, and a plurality of methods may be combined.
  • the first substrate having a reduced thickness is referred to as a first thin substrate 11.
  • etching is performed with an etching solution to reduce the thickness of the semiconductor layer 20 as shown in FIG.
  • This etching can be performed by using a selective etchant (etching solution) whose etching rate varies greatly depending on the dopant concentration.
  • etching solution include a mixed solution of hydrofluoric acid, nitric acid and acetic acid, and a mixed solution of hydrofluoric acid, nitric acid and water.
  • a mixed liquid of hydrofluoric acid, nitric acid and acetic acid is employed as the etching liquid.
  • the etchant is adjusted so that the etching rate with respect to silicon is lowered by a certain value or more at a threshold dopant concentration that is lower than the dopant concentration of the first substrate 10.
  • the etching rate decreases by a certain value or more means that when a graph showing the relationship between the etching rate and the dopant concentration is created, the etching rate becomes 1 / This refers to the case where the value drops by 10 or more.
  • this etching solution has an etching rate with a threshold dopant concentration of 7 ⁇ 10 17 to 2 ⁇ 10 18 [atoms / cm 3 ] as a boundary. It is adjusted so that it may drop significantly.
  • the etching rate is set to change to 1/1000 or more with the threshold as a boundary.
  • Other methods for selective etching include an electric field etching method in a hydrogen fluoride solution of about 5% or a pulse electrode anodizing method in a KOH solution.
  • the semiconductor layer 20 the first region 20x is etched.
  • the semiconductor layer whose thickness is reduced by etching is referred to as a functional layer 21. Examples of the thickness of the functional layer 21 include a range of about several hundred nm to 2 ⁇ m. If the first substrate 10 or the first thin substrate 11 remains, the remaining first substrate 10 or the first thin substrate 11 is also etched.
  • the composite substrate 40 in which the semiconductor layer 21 is laminated on the upper surface of the insulating substrate 30 on the arrow D2 direction side as shown in FIG. 3 can be manufactured.
  • one main surface of the semiconductor layer 21 is bonded to the upper surface of the substrate 30 on the arrow D2 direction side.
  • the dopant concentration of the semiconductor layer 21 is lower on the bonding side (one main surface side, the substrate 30 side) than on the other main surface side. Further, when the dopant concentration is considered as the magnitude of the electric resistance, the electric resistance of the semiconductor layer 21 becomes closer from the surface side (the other main surface side) to the bonding side (the one main surface side, the substrate 30 side). It is getting smaller.
  • an insulating substrate 30 refers to the second substrate 30 that has undergone the above-described manufacturing method
  • a semiconductor layer 21 refers to a functional layer 21 in which the semiconductor layer 20 has been thinned through the above-described manufacturing method. Is.
  • a gradient of the dopant concentration of the semiconductor layer 20 to be the functional layer 21 is formed on the surface to be bonded to the second substrate 30 before bonding to the second substrate 30.
  • the gradient before bonding it is possible to reduce variations in the thickness of the functional layer 21 formed on the upper surface of the second substrate 30 as compared with the case where the gradient is formed after bonding. This is because if a gradient is formed after bonding, processing is performed from the first substrate 10 side, so that it is affected by variations in the thickness of the first substrate 10 or by warping of the second substrate 30. .
  • This is particularly effective when a functional layer having a thickness smaller than at least one of the thickness variation of the first substrate 10 and the warpage of the second substrate 30 is formed.
  • a silicon wafer is generally said to have a thickness variation of ⁇ 10 [ ⁇ m]. This thickness variation is much larger than the submicron value of several tens to several hundreds of nanometers, which is the thickness required for silicon of the SOS substrate.
  • the semiconductor layer 20 has the lowest dopant concentration and the highest electrical resistance on the second substrate 30 side. With such a configuration, it is possible to realize excellent characteristics with less parasitic capacitance and noise when the semiconductor element functional unit is formed in the functional layer 21 of the composite substrate 40.
  • the composite substrate 40 may be precisely polished. By this precise polishing, the thickness uniformity of the functional layer 21 can be improved.
  • the etching means used for this precise etching include dry etching. This dry etching includes a chemical reaction and a physical collision. Examples of using chemical reaction include reactive gas (gas), ions and ion beams, and those using radicals. Examples of the etching gas used for the reactive ions include sulfur hexafluoride (SF 6 ) and carbon tetrafluoride (CF 4 ). Moreover, what uses an ion beam is mentioned as a thing by physical collision. A method using a gas cluster ion beam (GCIB) is included in those using this ion beam. By scanning the substrate material 20X with a movable stage while etching a narrow region using these etching means, fine etching can be performed satisfactorily even for a large-area material substrate.
  • GCIB gas cluster ion beam
  • the thickness of the first substrate 10 is reduced by polishing, but this polishing process may be omitted.
  • the polishing step is omitted, the first substrate 10 is removed by etching or the like.
  • the step of cleaning the substrate or the like is not specified, but the substrate may be cleaned as necessary.
  • the substrate cleaning method include various methods such as cleaning using ultrasonic waves, cleaning using an organic solvent, cleaning using a chemical, and cleaning using O 2 ashing. These cleaning methods may be employed in combination.
  • the semiconductor layer 20 has been described as an example in which the dopant concentration continuously decreases as the distance from the first substrate 10 increases.
  • the semiconductor layer 20 only needs to have the first region 20x and is limited to this example.
  • the dopant concentration in the region of the semiconductor layer 20 located on the opposite side of the first substrate 10 across the first region 20x may be equal to or higher than the threshold value, or may be a value similar to the threshold value. Further, it may change stepwise in the thickness direction.
  • FIGS. 4 to 6 are process diagrams schematically showing a method of manufacturing a composite substrate according to the second embodiment of the present invention. Note that in this example, a different part from the example of the first embodiment described above will be described, and a duplicate description of similar elements and steps will be omitted.
  • a first substrate 10 made of silicon (Si) is prepared as in FIG. 4A.
  • the semiconductor layer 20A is formed by stacking a first semiconductor layer 20a and a second semiconductor layer 20b in order from the first substrate 10 side. Specifically, first, as shown in FIG. 4B, the first semiconductor layer 20a is formed.
  • the first semiconductor layer 20 a p-type or n-type silicon and having a smaller amount of dopant than the first substrate 10 can be employed.
  • the first semiconductor layer 20a is formed so that the dopant concentration gradually decreases from the first substrate 10 side toward the upper surface side.
  • the upper surface portion of the first semiconductor layer 20 (the surface opposite to the surface in contact with the first substrate 10) has any one of a relatively low concentration of p ⁇ and n ⁇ dopants, and non-doped. It is formed.
  • the p ⁇ dopant concentration include a range of less than 1 ⁇ 10 16 [atoms / cm 3 ].
  • Examples of the n ⁇ dopant concentration include a range of less than 5 ⁇ 10 15 [atoms / cm 3 ].
  • the first semiconductor layer 20a of the present embodiment employs p-type silicon and is formed so that the dopant concentration of the upper surface portion is p ⁇ . That is, the first semiconductor layer 20 a has the first region 20 x at a portion in contact with the first substrate 10.
  • silicon is epitaxially grown on the upper surface of the first semiconductor layer 20a on the arrow D1 direction side to form the second semiconductor layer 20b as shown in FIG. Since the second semiconductor layer 20b is epitaxially grown on the silicon substrate, lattice defects can be reduced as compared with the case where the second semiconductor layer 20b is epitaxially grown on the sapphire substrate.
  • the second semiconductor layer 20b p-type or n-type silicon having a higher dopant than the first semiconductor layer 20a can be used.
  • the second semiconductor layer 20b is formed so that the dopant concentration gradually increases from the first semiconductor layer 20a side toward the upper surface side on the arrow D1 direction side.
  • the upper surface portion of the second semiconductor layer 20 is formed so as to have a dopant concentration of any one of n ++ , n + , p + and p ++ .
  • the second semiconductor layer 20b of the present embodiment employs p-type silicon and is formed so that the dopant concentration of the upper surface portion is p ++ .
  • the first semiconductor layer 20a and the second semiconductor layer 20b are formed separately, but may be grown continuously.
  • the first semiconductor layer 20a and the second semiconductor layer 20b can be integrally formed by adjusting the supply amount of impurities.
  • the integrated semiconductor layer 20A is considered to be divided into a first semiconductor layer 20a and a second semiconductor layer 20b with an inflection point where the increase or decrease in dopant concentration changes as a boundary.
  • the semiconductor layer 20A formed in this way has the lowest dopant concentration in the thickness direction, and the dopant concentration increases as it approaches the upper surface side and the lower surface side (first substrate 10 side). That is, the semiconductor layer 20 ⁇ / b> A has the first region 20 x on the first substrate 10 side in the thickness direction, and the second region 20 y on the main surface side opposite to the first substrate 10. The second region 20y is formed such that the dopant concentration decreases in the thickness direction from the main surface opposite to the first substrate 10 toward the first substrate 10 side. In this example, the dopant concentration on the main surface of the second region 20y opposite to the first substrate 10 is higher than the threshold value. And between the 1st field 20x and the 2nd field 20y, it has middle field 20z whose dopant concentration is below a threshold.
  • the first semiconductor layer 20a and the second semiconductor layer 20b may not be epitaxially grown until the dopant diffusion concentration is saturated.
  • the second semiconductor layer 20b of the semiconductor layer 20A is etched from the arrow D1 direction side to reduce the thickness of the second semiconductor layer 20b as shown in FIG.
  • This etching can be performed by employing a selective etching solution in which the etching rate varies greatly depending on the difference in dopant concentration.
  • This selective etching solution is adjusted so that the etching rate is significantly reduced when the dopant concentration exceeds or falls below a predetermined value.
  • Examples of such a selective etching solution include a mixed solution of hydrofluoric acid, nitric acid and acetic acid, and a mixed solution of hydrofluoric acid, nitric acid and water.
  • a mixed liquid of hydrofluoric acid, nitric acid, and acetic acid is employed as the etchant in the same manner as the etchant in the first embodiment.
  • the second region 20y is etched in the second semiconductor layer 20b.
  • the second semiconductor layer whose thickness is reduced by etching is referred to as a second thin layer 21b.
  • an insulating second substrate 30 is prepared as in FIG. 1C.
  • the second substrate 30 and the upper surface of the second thin layer 21b on the first direction side are bonded together.
  • a method of bonding the same method as that used when bonding the second substrate 30 and the semiconductor layer 20 in the first embodiment can be used.
  • an intermediate product having the semiconductor layer 20A between the first substrate 10 and the second substrate 30 can be obtained.
  • the intermediate product is processed from the arrow D2 direction side to reduce the thickness of the first substrate 10 as shown in FIG.
  • a processing method for reducing the thickness the same method as described with reference to FIG. 2B in the first embodiment can be used.
  • the first substrate having a reduced thickness is referred to as a first thin substrate 11.
  • etching is performed with an etching solution to reduce the thickness of the first semiconductor layer 20a of the semiconductor layer 20A as shown in FIG. 6B.
  • This etching can be performed by employing a selective etching solution in which the etching rate varies greatly depending on the difference in dopant concentration. Examples of this selective etching solution include the same etching solutions as described above.
  • the first semiconductor layer 20a the first region 20x is etched.
  • the first semiconductor layer whose thickness is reduced by etching is referred to as a first thin layer 21a. If the first substrate 10 or the first thin substrate 11 remains, the remaining first substrate 10 or the first thin substrate 11 is also etched.
  • the composite substrate 40A having the semiconductor layer 20A ′ whose main surface is bonded to the substrate 30 on the upper surface on the arrow D2 direction side of the insulating substrate 30 as shown in FIG. Can be manufactured.
  • substrate 30 points out the 2nd board
  • the semiconductor layer 20 ⁇ / b> A ′ refers to a stack of the second thin layer 21 b and the first thin layer 21 a that have been subjected to the above manufacturing method.
  • the semiconductor layer 20A ′ is configured by the intermediate region 20z of the semiconductor layer 20A.
  • a functional layer including the second thin layer 21b and the first thin layer 21a is bonded to the upper surface of the second substrate 30 on the arrow D2 direction side.
  • the dopant of this semiconductor layer is less in the middle of the arrow directions D1 and D2 than both ends.
  • the dopant of this functional layer increases as it approaches the both end sides from the middle in the thickness direction.
  • the dopant concentration is considered as the magnitude of the electrical resistance
  • the electrical resistance of the functional layer decreases as it approaches the both end sides from the middle part in the thickness direction.
  • the dopant concentration gradient is formed on the surface to be bonded to the second substrate 30 before bonding to the second substrate 30.
  • the gradient before bonding in this way, it is possible to reduce the variation in the thickness of the functional layer formed on the upper surface of the second substrate 30 as compared to the case where the gradient is formed after bonding.
  • processing is performed from the lower surface of the first substrate 10, so that it is affected by variations in the thickness of the first substrate 10 or by warping of the second substrate 30. is there. This is particularly effective when a functional layer having a thickness smaller than at least one of the thickness variation of the first substrate 10 and the warpage of the second substrate 30 is formed.
  • the dopant concentration in the thickness direction of the semiconductor layer 20A as in the above-described manufacturing method, it is possible to freely design the dopant concentration of the portion that remains as the functional layer. For example, even when a dopant concentration equal to or higher than a threshold is required for the functional layer, a functional layer having a desired dopant concentration can be accurately manufactured with a desired thickness.
  • an etching process for removing the second region of the second semiconductor layer 20b is provided before bonding to the second substrate 30, but this process is performed when a low-resistance layer is left as a functional layer. May be omitted.
  • the second region 20y is formed so as to have a dopant concentration equal to or higher than the threshold value on the main surface opposite to the first substrate 10, but may be equal to or lower than the threshold value.
  • the semiconductor layers 20 and 20A so as to have a thickness equal to or larger than the waviness of the second substrate 30.
  • the thickness is preferably 10 ⁇ m or more because it has a waviness of about 10 ⁇ m.

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Abstract

　【課題】　格子欠陥の少ないシリコン基板を有する複合基板を提供する。　【解決手段】　複合基板４０は、絶縁性の基板３０と、基板３０の上面に一方主面が接合されている機能層２１とを有している。この機能層２１のドーパント濃度は、厚み方向の他方主面から基板３０側に近づくにつれて低くなっている。

Description

複合基板および製造方法
　本発明は、シリコン層を有する複合基板およびその製造方法に関する。
　近年、半導体素子の性能向上を図るべく、寄生容量を減らす技術の開発が進められている。この寄生容量を減らす技術として、ＳＯＳ（Silicon On Sapphire）構造がある。このＳＯＳ構造を形成する方法として、例えば特開平１０－１２５４７号公報に開示された技術がある。
　しかし、特開平１０－１２５４７号公報に開示された技術では、シリコンとサファイアとの格子構造の違いによって、シリコンに格子欠陥が生じてしまっていた。
　このため、格子欠陥の少ないシリコン層を有する複合基板が求められていた。
　本発明の実施形態の複合基板の製造方法は、ドーパントを有する第１シリコンで形成された第１基板を準備する工程と、前記第１基板の主面に、第２シリコンをエピタキシャル成長させて半導体層を形成する工程と、前記半導体層と絶縁性の第２基板とを接合する工程と、次いで、前記第１基板の側からエッチャントを用いて前記半導体層の厚みの途中まで選択エッチングする工程とを備えており、前記エッチャントに、前記第１基板のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度においてシリコンに対するエッチングレートが一定値以上低下するものを用いるとともに、前記半導体層を形成する工程において、前記半導体層を、前記第１基板に接し、前記第１基板から離れるにつれてドーパント濃度が前記閾値まで低下する第１領域を厚み方向に有するように形成する。
　本発明の実施形態の複合基板は、絶縁性の基板と、一方主面が該基板の上面に接合されている半導体層とを備え、前記半導体層のドーパント濃度は、他方主面から前記基板側に近づくにつれて低くなっている。
　本発明の他の実施形態の複合基板は、絶縁性の基板と、一方主面が該基板の上面に接合されている半導体層とを備え、前記半導体層のドーパント濃度は、厚み方向の途中から、他方主面側および前記基板側に近づくにつれて高くなっている。
　本発明によれば、格子欠陥の少ないシリコン層を有する複合基板を提供することができる。
（ａ）～（ｃ）は本発明の１つの実施形態に係る複合基板の製造方法の製造工程を示す断面図である。 （ａ）～（ｃ）は図１の後の製造工程を示す断面図である。 （ａ）は本発明の１つの実施形態に係る複合基板の概略構成を示す平面図であり、（ｂ）は複合基板を斜視した部分断面図である。 （ａ）～（ｃ）は本発明の他の実施形態に係る複合基板の製造方法の製造工程を示す断面図である。 （ａ）～（ｃ）は図４の後の製造工程を示す断面図である。 （ａ），（ｂ）は図５の後の製造工程を示す断面図である。 （ａ）は本発明の他の実施形態に係る複合基板の概略構成を示す平面図であり、（ｂ）は複合基板を斜視した部分断面図である。
　本発明の複合基板の製造方法の実施形態の一例について、図面を参照しつつ、説明する。
　（第１の実施形態）
　まず、図１（ａ）に示したように、ドーパントを有する第１シリコン（Ｓｉ）で形成された第１基板１０を準備する。この第１基板１０の第１シリコンとしては、ｐ型またはｎ型のシリコンが採用できる。この第１基板１０のドーパント濃度としては、相対的に高濃度のｐ＋＋およびｎ＋＋、ならびに中濃度のｐ＋およびｎ＋のものが採用できる。ｐ＋＋のドーパント濃度としては、１×１０１８以上１×１０２１〔ａｔｏｍｓ／ｃｍ３〕以下の範囲が挙げられる。ｐ＋のドーパント濃度としては、１×１０１６以上１×１０１８〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ｎ＋＋のドーパント濃度としては、５×１０１７以上１×１０２１〔ａｔｏｍｓ／ｃｍ３〕以下の範囲が挙げられる。ｎ＋のドーパント濃度としては、５×１０１５以上５×１０１７〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。本実施形態では、ｐ型でドーパント濃度がｐ＋＋のものを第１基板として採用する。なお、「ｐ」および「ｎ」の右上に記載している「＋＋」および「＋」の記載は、シリコンの抵抗値を基準とするものである。
　次に、第１基板１０の矢印Ｄ１方向側の上面に、第２シリコンをエピタキシャル成長させ、図１（ｂ）に示したように、半導体層２０を形成する。このエピタキシャル成長の方法としては、第１基板１０を加熱しながら、当該第１基板１０の表面に気体状のシリコン化合物を通過させて熱分解させて成長させる熱化学気相成長法（熱ＣＶＤ法）などの種々の方法を採用できる。この半導体層２０は、シリコン基板の上にエピタキシャル成長させているので、サファイア基板の上にエピタキシャル成長させた場合に比べて格子欠陥を少なくすることができる。
　この半導体層２０としては、ｐ型またはｎ型のシリコンで、且つ第１基板１０よりもドーパントが少ないものを採用できる。この半導体層２０は、第１基板１０側から上面側に向かって、ドーパント濃度が徐々に低くなるように形成される。この半導体層２０の第１基板１０と接していない側の主面は、相対的に低濃度のｐ－およびｎ－のドーパント濃度、ならびにノンドープのいずれか１つとなるように形成される。ｐ－のドーパント濃度としては、１×１０１６〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ｎ－のドーパント濃度としては、５×１０１５〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ここで「ノンドープのシリコン」としているものは、単に不純物を意図してドープしないシリコンであって、不純物を含まない真性シリコンに限られるものではない。本実施形態の半導体層２０は、ｐ型のシリコンを採用し、上面部のドーパント濃度がｐ－となるように形成する。なお、「ｐ」および「ｎ」の右上に記載している「－」の記載は、シリコンの抵抗値を基準とするものである。この半導体層２０のドーパント濃度は、エピタキシャル成長させる際の不純物の供給量を調整することで制御できる。この不純物の供給をゼロにすることで、ノンドープのシリコンを形成することができる。また、エピタキシャル成長させる際に生じるドーパントの拡散減少によって、ドーパント濃度を徐々に変化させてもよい。
　このように半導体層２０を構成することにより、半導体層２０は、その厚み方向においてドーパント濃度の分布を持つこととなる。言い換えると、半導体層２０は、少なくとも、厚み方向において第１基板１０に接する第１領域２０ｘを有するように形成されている。この第１領域２０ｘは、第１基板１０から離れるにつれてドーパント濃度が後述の閾値まで低下するように形成されている。本実施形態では、第１領域２０ｘから離れるにつれ、ドーパント濃度は閾値からも低下し続けるものとなる。
　上述の工程において、半導体層２０は、ドーパントの拡散濃度が飽和するまでエピタキシャル成長をしなくてもよい。この場合、形成したエピタキシャル層は、ドーパント濃度が第１基板１０側から徐々に変化する遷移領域のみで構成されることとなる。例えば、エッチング液のエッチングの速度が大きく変化する境界的なドーパント濃度（後述の閾値）を少し超えた程度に、エピタキシャル層のドーパント濃度を留めておくことによって、当該エピタキシャル層の厚みをエッチングによって、より薄くできる。
　次に、図１（ｃ）に示したように、絶縁性の第２基板３０を準備する。この第２基板３０の形成材料としては、酸化アルミニウム単結晶（サファイア）、炭化シリコンなどを用いることができる。本実施形態では、第２基板３０としてサファイアを採用する。
　次に、図２（ａ）に示したように、第２基板３０と、第１半導体層２０の第１方向側の主面とを貼り合わせる。貼り合わせの方法としては、貼り合わせる面の表面を活性化して接合する方法および静電気力を利用して接合する方法が挙げられる。表面の活性化する方法としては、例えば真空中でイオンビームを照射して表面をエッチングして活性化する方法、化学溶液で表面をエッチングして活性化する方法などが挙げられる。この接合を常温下で行なってもよい。
　なお、この接合に際しては、樹脂系などの接着剤を使用しない方法が採用され、原子間力などを利用した固相接合（Solid State Bonding）によって、半導体層２０と第２基板３０とが直接的に接合される。この直接的な接合に際しては、半導体層２０と第２基板３０との間に混成層が形成される場合もある。この固相接合によって接合する場合には、半導体層２０および第２基板３０は、接合する面の面粗さが小さいことが好ましい。この面荒さは、例えば算術平均粗さＲａで表される。この面粗さＲａの範囲としては、１０ｎｍ未満が挙げられる。平均面粗さを小さくすることによって、互いに接合する際に加える圧力を小さくすることができる。
　ここまでの工程を経ることによって、第１基板１０と第２基板３０との間に、半導体層２０を有する中間製造物ができる。
　次に、中間製造物を矢印Ｄ２方向側から加工して、図２（ｂ）に示したように、第１基板１０の厚みを薄くする。この厚みを薄くする加工方法としては、例えば砥粒研磨、化学エッチング、イオンビームエッチングなど種々のものが採用でき、複数の方法を組み合わせてもよい。ここでは、厚みが薄くなった第１基板を、第１薄基板１１とする。
　さらに、研磨後にエッチング液でエッチングし、図２（ｃ）に示したように半導体層２０の厚みを薄くする。このエッチングでは、ドーパント濃度の違いによってエッチングの速度が大きく変化する、選択性のエッチャント（エッチング液）を採用することで可能となる。この選択性のエッチング液としては、例えばフッ酸、硝酸および酢酸の混合液、ならびにフッ酸、硝酸および水の混合液などが挙げられる。本実施形態では、フッ酸、硝酸および酢酸の混合液をエッチング液として採用する。そしてこのエッチャントは、第１基板１０のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度において、シリコンに対するエッチングレートが一定値以上低下するように調整されている。ここで、「エッチングレートが一定値以上低下する」とは、エッチングレートとドーパント濃度との関係を示すグラフを作成したときに、変曲点となるような場合や、閾値においてエッチングレートが１／１０以上低下するような場合を指す。この例では、このエッチング液は、ｐ型シリコンを採用している本実施形態において、閾値となるドーパント濃度が７×１０１７～２×１０１８［ａｔｏｍｓ／ｃｍ３］を境にしてエッチング速度が著しく低下するように調整されている。そしてフッ酸、硝酸および水の混合比を１：３：８としたときには、閾値を境にしてドエッチングレートが１／１０００以上に変化するように設定している。なお、選択性のエッチングをする他の方法としては、５％程度のフッ化水素溶液内での電界エッチング法、あるいはＫＯＨ溶液でのパルス電極陽極酸化法などが挙げられる。この半導体層２０は、第１領域２０ｘがエッチングされることとなる。ここでは、エッチングによって厚みが薄くなった半導体層を機能層２１とする。この機能層２１の厚みとしては、例えば数百ｎｍから２μｍ程度の範囲が挙げられる。なお、第１基板１０または第１薄基板１１が残っている場合は、残っている第１基板１０または第１薄基板１１も併せてエッチングする。
　ここまでの工程を経ることによって、図３に示したような、絶縁性の基板３０の矢印Ｄ２方向側の上面に、半導体層２１が積層された複合基板４０を製造することができる。言い換えると、この複合基板４０は、基板３０の矢印Ｄ２方向側の上面に半導体層２１の一方主面が接合されている。この半導体層２１のドーパント濃度は、他方主面側に比べて接合側（一方主面側、基板３０側）が低くなっている。また、ドーパント濃度を電気抵抗の大きさとして考えた場合には、この半導体層２１の電気抵抗は、表面側（他方主面側）から接合側（一方主面側、基板３０側）に近づくにつれて小さくなっている。図３において、絶縁性の基板３０は、上述の製造方法を経た第２基板３０を指し、半導体層２１は、上述の製造方法を経て、半導体層２０が薄層化された機能層２１を指すものである。
　上述の製造方法では、第２基板３０に接合する前に、当該第２基板３０に接合する側の面に機能層２１となる半導体層２０のドーパント濃度の勾配を形成している。このように接合前に勾配を形成することによって、接合後に勾配を形成する場合に比べて、第２基板３０の上面に形成する機能層２１の厚みのバラツキを低減することができる。接合後に勾配を形成すると、第１基板１０側から加工することになるので、当該第１基板１０の厚みのバラツキによる影響を受けたり、第２基板３０の反りによる影響を受けたりするからである。第１基板１０の厚みのバラツキ量および第２基板３０の反り量の少なくとも一方よりも厚みの薄い機能層を形成する場合は、特に有効になる。なお、シリコンウエハは、一般的に±１０〔μｍ〕の厚みバラツキがあると言われている。この厚みバラツキは、ＳＯＳ基板のシリコンに求められている厚みである、数十ｎｍから数百ｎｍのサブミクロンの値に比べてとても大きい。
　上述の工程では、半導体層２０のうち、第２基板３０側においてもっともドーパント濃度が低く電気抵抗が高いものとなっている。このような構成により、複合基板４０の機能層２１に半導体素子機能部を形成したときに寄生容量やノイズの少ない優れた特性を実現することができる。
　複合基板４０の製造後に、当該複合基板４０を精密研磨してもよい。この精密研磨によって、機能層２１の厚みの均一性を向上させることができる。この精密エッチングに用いるエッチング手段としては、例えばドライエッチングが挙げられる。このドライエッチングには、化学的な反応によるものと、物理的な衝突によるものとが含まれる。化学的な反応を利用するものとしては、反応性の気体（ガス）、イオンおよびイオンビーム、ならびにラジカルを利用するものなどが挙げられる。この反応性イオンに使われるエッチングガスとしては、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）などが挙げられる。また、物理的な衝突によるものとしては、イオンビームを利用するものが挙げられる。このイオンビームを利用するものには、ガス・クラスタ・イオンビーム（Gas Cluster Ion Beam；ＧＣＩＢ）を用いた方法が含まれる。これらのエッチング手段を用いて狭い領域をエッチングしながら、可動ステージで基板素材２０Ｘを走査することで、大面積の素材基板であっても良好に精密エッチングをすることができる。
　上述の工程では、第１基板１０を研磨して厚みを薄くしたが、この研磨工程を省略してもよい。研磨工程を省略した場合は、エッチングなどによって第１基板１０を除去する。
　上述の工程では、基板等を洗浄する工程を明記していないが、必要に応じて基板の洗浄をしてもよい。基板の洗浄方法としては、超音波を用いた洗浄、有機溶媒を用いた洗浄、化学薬品を用いた洗浄およびＯ２アッシングを用いた洗浄などの種々の方法が挙げられる。これらの洗浄方法は、組み合わせて採用してもよい。
　上述の例では、半導体層２０は、第１基板１０から離れるにつれて連続的にドーパント濃度が低下し続ける場合を例に説明したが、第１領域２０ｘを有していればよく、この例に限定されない。例えば、半導体層２０のうち、第１領域２０ｘを挟んで第１基板１０と反対側に位置する領域のドーパント濃度は、閾値以上となってもよいし、閾値と同程度の値としてもよいし、厚み方向において段階的に変化するものであってもよい。
　（第２の実施形態）
　図４～６は、本発明の第２の実施形態の例の複合基板の製造方法を模式的に示す工程図である。なお、本例においては、前述した第１の実施形態の例と異なる部分について説明し、同様の要素・工程については重複する説明を省略する。
　まず、図４（ａ）に示したように、図１（ａ）と同様にシリコン（Ｓｉ）で形成された第１基板１０を準備する。
　次に、第１基板１０の矢印Ｄ１方向側の上面に、シリコンをエピタキシャル成長させ、半導体層２０Ａを形成する。半導体層２０Ａは、第１基板１０側から順に、第１半導体層２０ａと第２半導体層２０ｂを積層して形成される。具体的には、まず、図４（ｂ）に示したように第１半導体層２０ａを形成する。
　この第１半導体層２０ａとしては、ｐ型またはｎ型のシリコンで、且つ第１基板１０よりもドーパントが少ないものを採用できる。この第１半導体層２０ａは、第１基板１０側から上面側に向かって、ドーパント濃度が徐々に薄くなるように形成される。この第１半導体層２０の上面部（第１基板１０と接する面と反対側の面）は、相対的に低濃度のｐ－およびｎ－のドーパント濃度、ならびにノンドープのいずれか１つとなるように形成される。ｐ－のドーパント濃度としては、１×１０１６〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ｎ－のドーパント濃度としては、５×１０１５〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。本実施形態の第１半導体層２０ａは、ｐ型のシリコンを採用し、上面部のドーパント濃度がｐ－となるように形成する。すなわち、第１半導体層２０ａは、その第１基板１０と接する部位に第１領域２０ｘを有するものである。
　次に、第１半導体層２０ａの矢印Ｄ１方向側の上面に、シリコンをエピタキシャル成長させ、図４（ｃ）に示したように第２半導体層２０ｂを形成する。この第２半導体層２０ｂは、シリコン基板の上にエピタキシャル成長させているので、サファイア基板の上にエピタキシャル成長させた場合に比べて格子欠陥を少なくすることができる。
　この第２半導体層２０ｂとしては、ｐ型またはｎ型のシリコンで、且つ第１半導体層２０ａよりもドーパントが多いものを採用できる。この第２半導体層２０ｂは、第１半導体層２０ａ側から矢印Ｄ１方向側の上面側に向かって、ドーパント濃度が徐々に濃くなるように形成される。この第２半導体層２０の上面部は、ｎ＋＋、ｎ＋、ｐ＋およびｐ＋＋のいずれか１つのドーパント濃度となるように形成される。本実施形態の第２半導体層２０ｂは、ｐ型のシリコンを採用し、上面部のドーパント濃度がｐ＋＋となるように形成する。
　ここでは、第１半導体層２０ａと第２半導体層２０ｂとを別々に形成しているが、連続的に成長させてもよい。第１半導体層２０ａと第２半導体層２０ｂとを一体的に形成するには、不純物の供給量の調整することで形成できる。この一体的な半導体層２０Ａでは、ドーパント濃度の増減が変わる変曲点を境にして、第１半導体層２０ａと第２半導体層２０ｂとに分かれているものと考えられる。
　このようにして形成した半導体層２０Ａは、厚み方向の途中のドーパント濃度が最も低くなり、上面側および下面側（第１基板１０側）に近づくにつれてドーパント濃度が高くなる。すなわち、半導体層２０Ａは、厚み方向において、第１基板１０側に、第１領域２０ｘを有し、第１基板１０と反対側の主面側に第２領域２０ｙを有するものとなる。第２領域２０ｙは、厚み方向において、第１基板１０と反対側の主面から第１基板１０側に向かうに連れてドーパント濃度が低下するように形成されている。この例では、さらに、第２領域２０ｙの第１基板１０と反対側の主面におけるドーパント濃度は閾値よりも高くなっている。そして、第１領域２０ｘと第２領域２０ｙとの間には、ドーパント濃度が閾値以下である中間領域２０ｚを有している。
　上述の工程において、第１半導体層２０ａおよび第２半導体層２０ｂは、ドーパントの拡散濃度が飽和するまでエピタキシャル成長をしなくてもよい。
　次に、半導体層２０Ａの第２半導体層２０ｂを矢印Ｄ１方向側からエッチングし、図５（ａ）に示したように、第２半導体層２０ｂの厚みを薄くする。このエッチングでは、ドーパント濃度の違いによってエッチングの速度が大きく変化する、選択性のエッチング液を採用することで可能となる。この選択性のエッチング液は、ドーパント濃度が所定の値を上回ったり下回ったりすると、エッチングの速度が著しく低下するように調整される。このような選択的なエッチング液としては、例えばフッ酸、硝酸および酢酸の混合液、ならびにフッ酸、硝酸および水の混合液などが挙げられる。本実施形態では、第１の実施形態におけるエッチャントと同様に、フッ酸、硝酸および酢酸の混合液をエッチャントとして採用する。この第２半導体層２０ｂは、第２領域２０ｙがエッチングされる。ここでは、エッチングによって厚みが薄くなった第２半導体層を、第２薄層２１ｂとする。
　次に、図５（ｂ）に示したように、図１（ｃ）と同様に、絶縁性の第２基板３０を準備する。
　次に、図５（ｃ）に示したように、第２基板３０と、第２薄層２１ｂの第１方向側の上面とを貼り合わせる。貼り合わせの方法としては、第１の実施形態において第２基板３０と半導体層２０とを貼り合わせるときと同様の手法を用いることができる。
　ここまでの工程を経ることによって、第１基板１０と第２基板３０との間に、半導体層２０Ａを有する中間製造物ができる。
　次に、中間製造物を矢印Ｄ２方向側から加工して、図６（ａ）に示したように、第１基板１０の厚みを薄くする。この厚みを薄くする加工方法としては、第１の実施形態において図２（ｂ）を用いて説明したのと同様の手法を用いることができる。ここでは、厚みが薄くなった第１基板を、第１薄基板１１とする。
　さらに、研磨後にエッチング液でエッチングし、図６（ｂ）に示したように、半導体層２０Ａの第１半導体層２０ａの厚みを薄くする。このエッチングでは、ドーパント濃度の違いによってエッチングの速度が大きく変化する、選択性のエッチング液を採用することで可能となる。この選択性のエッチング液としては、上述と同様のエッチング液が挙げられる。この第１半導体層２０ａは、第１領域２０ｘをエッチングされることとなる。ここでは、エッチングによって厚みが薄くなった第１半導体層を、第１薄層２１ａとする。なお、第１基板１０または第１薄基板１１が残っている場合は、残っている第１基板１０または第１薄基板１１も併せてエッチングする。
　ここまでの工程を経ることによって、図７に示したような、絶縁性の基板３０の矢印Ｄ２方向側の上面に、一方主面が基板３０に接合された半導体層２０Ａ’を有する複合基板４０Ａを製造することができる。半導体層２０Ａ’のドーパント濃度は、厚み方向の途中から、一方主面および他方主面に近づくにつれて高くなっている。ここで、基板３０は、上記製造方法を経た第２基板３０を指す。同様に、半導体層２０Ａ’は、上記製造方法を経た第２薄層２１ｂと第１薄層２１ａとが積層されたものを指す。すなわち、半導体層２０Ａ’は、半導体層２０Ａの中間領域２０ｚで構成されている。言い換えると、この複合基板４０Ａは、第２基板３０の矢印Ｄ２方向側の上面に、第２薄層２１ｂと第１薄層２１ａとを含む機能層が接合されている。第２薄層２１ｂおよび第１薄層２１ａを１つの機能層と考える場合、この半導体層のドーパントは、矢印方向Ｄ１，Ｄ２の途中が両端側に比べて少なくなっている。逆に、この機能層のドーパントは、厚み方向の途中から両端側に近づくにつれて多くなっている。加えて、ドーパント濃度を電気抵抗の大きさとして考えた場合、この機能層の電気抵抗は、厚み方向の途中部から両端側に近づくにつれて小さくなっている。
　上述の製造方法では、第２基板３０に接合する前に、当該第２基板３０に接合する側の面にドーパント濃度の勾配を形成している。このように接合前に勾配を形成することによって、接合後に勾配を形成する場合に比べて、第２基板３０の上面に形成する機能層の厚みのバラツキを低減することができる。接合後に勾配を形成すると、第１基板１０の下面から加工することになるので、当該第１基板１０の厚みのバラツキによる影響を受けたり、第２基板３０の反りによる影響を受けたりするからである。第１基板１０の厚みのバラツキ量および第２基板３０の反り量の少なくとも一方よりも厚みの薄い機能層を形成する場合は、特に有効になる。
　上述の製造方法のように、半導体層２０Ａの厚み方向におけるドーパント濃度を設計することにより、機能層として残す部分のドーパント濃度を自由に設計できる。例えば、機能層として閾値以上のドーパント濃度を必要とする場合であっても、所望のドーパント濃度を有する機能層を所望の厚みで精度よく製造することができるものとなる。
　上述の例では、第２基板３０と接合する前に、第２半導体層２０ｂの第２領域を除去するエッチング工程を設けたが、機能層として低抵抗の層を残す場合には、この工程を省いてもよい。
　上述の例では、第２領域２０ｙは、第１基板１０と反対側の主面において閾値以上のドーパント濃度を有するように形成したが、閾値以下であってもよい。
　（第１の実施形態および第２実施形態の変形例）
　上述の各実施形態の例において、半導体層２０，２０Ａと第２基板３０とを接合する際に、半導体層２０，２０Ａのうち第１基板１０と反対側の主面をアモルファス状態としてもよい。
　また、半導体層２０，２０Ａを、第２基板３０のうねり以上の厚みを有するように形成することが好ましい。例えば、第２基板３０としてサファイア基板を用いた場合であれば、うねりを１０μ程度有するため、厚みを１０μｍ以上とすることが好ましい。このように形成することにより、第２基板３０のうねりに悪影響を受けずに、所望の厚みの機能層２１を形成することができる。
１０・・・第１基板
１１・・・第１薄基板
２０・・・半導体層
２０ｘ・・・第１領域
２０ｙ・・・第２領域
２０ｚ・・・中間領域
２１・・・機能層
３０・・・第２基板
４０・・・複合基板

Claims (12)

  1. 　ドーパントを有する第１シリコンで形成された第１基板を準備する工程と、
    前記第１基板の主面に、第２シリコンをエピタキシャル成長させて半導体層を形成する工程と、
    前記半導体層と絶縁性の第２基板とを接合する工程と、
    次いで、前記第１基板の側からエッチャントを用いて前記半導体層の厚みの途中まで選択エッチングする工程とを備えており、
    前記エッチャントに、前記第１基板のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度においてシリコンに対するエッチングレートが一定値以上低下するものを用いるとともに、
    前記半導体層を形成する工程において、前記半導体層を、前記第１基板に接し、前記第１基板から離れるにつれてドーパント濃度が前記閾値まで低下する第１領域を厚み方向に有するように形成する、複合基板の製造方法。
  2. 　前記半導体層を形成する工程において、前記半導体層を、前記第１基板から離れるにつれてドーパント濃度が低下するように形成する、請求項１に記載の複合基板の製造方法。
  3. 　前記半導体層を形成する工程において、前記半導体層のエピタキシャル成長を、前記第１基板から前記ドーパントを拡散させながら行ない、拡散によるドーパント濃度が飽和する前に終わらせる、請求項２に記載の複合基板の製造方法。
  4. 　前記半導体層を形成する工程において、前記半導体層を、前記第１基板と反対側の主面から前記第１基板側に向かうにつれて、ドーパント濃度が低下する第２領域を厚み方向に有するように形成する、請求項１に記載の複合基板の製造方法。
  5. 　前記半導体層を形成する工程において、前記半導体層を、前記第２領域の前記第１基板と反対側の主面におけるドーパント濃度が前記閾値よりも高くなるように形成する、請求項４に記載の複合基板の製造方法。
  6. 　前記半導体層を形成する工程において、前記半導体層を、前記第１領域と前記第２領域との間に、ドーパント濃度が前記閾値以下である中間領域を有するように形成する、請求項４または５に記載の複合基板の製造方法。
  7. 　前記半導体層を形成する工程と、前記半導体層と前記第２基板とを接合する工程との間に、前記半導体層の前記第２領域の厚み方向の一部をエッチングによって除去する工程をさらに備える、請求項４乃至６のいずれかに記載の複合基板の製造方法。
  8. 　前記半導体層を形成する工程において、前記半導体層を、厚みが前記第２基板のうねり以上の厚みとなるように形成する、請求項１乃至７のいずれかに記載の複合基板の製造方法。
  9. 　前記半導体層と前記第２基板とを接合する工程において、前記半導体層および前記第２基板の接合する主面同士を活性化して常温で接触させることによって両者の接合を行なう、請求項１乃至８のいずれかに記載の複合基板の製造方法。
  10. 　前記半導体層と前記第２基板とを接合する工程において、前記半導体層のうち前記第１基板と反対側の主面をアモルファス状態にする、請求項１乃至９のいずれかに記載の複合基板の製造方法。
  11. 　絶縁性の基板と、一方主面が該基板の上面に接合されている半導体層とを備え、
    前記半導体層のドーパント濃度は、他方主面から前記基板側に近づくにつれて低くなっている、複合基板。
  12. 　絶縁性の基板と、一方主面が該基板の上面に接合されている半導体層とを備え、
    前記半導体層のドーパント濃度は、厚み方向の途中から、他方主面側および前記基板側に近づくにつれて高くなっている、複合基板。
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