KR20130063018A - 복합 기판 및 제조방법 - Google Patents

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마사노부 키타다
모토카즈 오가와
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쿄세라 코포레이션
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Abstract

(과제) 격자 결함이 적은 규소 기판을 갖는 복합 기판을 제공한다.
(해결 수단) 복합 기판(40)은 절연성의 기판(30)과, 기판(30)의 상면에 한쪽 주면이 접합되어 있는 기능층(21)을 갖고 있다. 이 기능층(21)의 도펀트 농도는 두께 방향의 다른쪽 주면으로부터 기판(30)측에 가까워짐에 따라서 낮게 되어 있다.

Description

복합 기판 및 제조방법{COMPOSITE SUBSTRATE AND PRODUCTION METHOD}
본 발명은 규소층을 갖는 복합 기판 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 성능 향상을 꾀하기 위해 기생 용량을 줄이는 기술의 개발이 진행되고 있다. 이 기생 용량을 줄이는 기술로서 SOS(Silicon On Sapphire) 구조가 있다. 이 SOS 구조를 형성하는 방법으로서, 예를 들면 일본 특허 공개 평 10-12547호 공보에 개시된 기술이 있다.
그러나, 일본 특허 공개 평 10-12547호 공보에 개시된 기술에서는 규소와 사파이어의 격자 구조의 차이에 의해 규소에 격자 결함이 생겨버려 있었다.
이 때문에, 격자 결함이 적은 규소층을 갖는 복합 기판이 요구되고 있었다.
본 발명의 실시형태의 복합 기판의 제조방법은 도펀트를 갖는 제 1 규소로 형성된 제 1 기판을 준비하는 공정과, 상기 제 1 기판의 주면에 제 2 규소를 에피택셜 성장시켜서 반도체층을 형성하는 공정과, 상기 반도체층과 절연성의 제 2 기판을 접합하는 공정과, 이어서 상기 제 1 기판 측으로부터 에천트를 이용하여 상기 반도체층의 두께 도중까지 선택 에칭하는 공정을 구비하고 있고, 상기 에천트에 상기 제 1 기판의 도펀트 농도보다 낮은 도펀트 농도인 역치의 도펀트 농도에 있어서 규소에 대한 에칭 속도가 일정값 이상 저하되는 것을 사용함과 아울러, 상기 반도체층을 형성하는 공정에 있어서 상기 반도체층을 상기 제 1 기판에 접하고, 상기 제 1 기판으로부터 멀어짐에 따라서 도펀트 농도가 상기 역치까지 저하하는 제 1 영역을 두께 방향으로 갖도록 형성한다.
본 발명의 실시형태의 복합 기판은 절연성의 기판과, 한쪽 주면이 상기 기판의 상면에 접합되어 있는 반도체층을 구비하고, 상기 반도체층의 도펀트 농도는 다른쪽 주면으로부터 상기 기판측에 근접함에 따라서 낮게 되어 있다.
본 발명의 다른 실시형태의 복합 기판은 절연성의 기판과, 한쪽 주면이 상기 기판의 상면에 접합되어 있는 반도체층을 구비하고, 상기 반도체층의 도펀트 농도는 두께 방향의 도중으로부터 다른쪽 주면측 및 상기 기판측에 근접함에 따라서 높게 되어 있다.
본 발명에 의하면 격자 결함이 적은 규소층을 갖는 복합 기판을 제공할 수 있다.
도 1의 (a)∼(c)는 본 발명의 하나의 실시형태에 의한 복합 기판의 제조방법의 제조공정을 나타내는 단면도이다.
도 2의 (a)∼(c)는 도 1 이후의 제조공정을 나타내는 단면도이다.
도 3(a)는 본 발명의 하나의 실시형태에 의한 복합 기판의 개략 구성을 나타내는 평면도이며, 도 3(b)는 복합 기판을 비스듬히 본 부분 단면도이다.
도 4의 (a)∼(c)는 본 발명의 다른 실시형태에 의한 복합 기판의 제조방법의 제조 공정을 나타내는 단면도이다.
도 5의 (a)∼(c)는 도 4 이후의 제조공정을 나타내는 단면도이다.
도 6의 (a), (b)는 도 5 이후의 제조공정을 나타내는 단면도이다.
도 7(a)는 본 발명의 다른 실시형태에 의한 복합 기판의 개략 구성을 나타내는 평면도이며, 도 7(b)는 복합 기판을 비스듬히 본 부분 단면도이다.
본 발명의 복합 기판의 제조방법의 실시형태의 일례에 대해서 도면을 참조하면서 설명한다.
(제 1 실시형태)
우선, 도 1(a)에 나타내는 바와 같이, 도펀트를 갖는 제 1 규소(Si)로 형성된 제 1 기판(10)을 준비한다. 이 제 1 기판(10)의 제 1 규소로서는 p형 또는 n형의 규소를 채용할 수 있다. 이 제 1 기판(10)의 도펀트 농도로서는 상대적으로 고농도인 p++ 및 n++, 그리고 중농도인 p+ 및 n+의 것을 채용할 수 있다. p++의 도펀트 농도로서는 1×1018 이상 1×1021[atoms/㎤] 이하의 범위를 들 수 있다. p+의 도펀트 농도로서는 1×1016 이상 1×1018[atoms/㎤] 미만의 범위를 들 수 있다. n++의 도펀트 농도로서는 5×1017 이상 1×1021[atoms/㎤] 이하의 범위를 들 수 있다. n+의 도펀트 농도로서는 5×1015 이상 5×1017[atoms/㎤] 미만의 범위를 들 수 있다. 본 실시형태에서는 p형이고 도펀트 농도가 p++인 것을 제 1 기판으로서 채용한다. 또한, 「p」 및 「n」의 우측 위에 기재하고 있는 「++」및 「+」의 기재는 규소의 저항치를 기준으로 하는 것이다.
이어서, 제 1 기판(10)의 화살표 D1 방향측의 상면에 제 2 규소를 에피택셜 성장시켜서 도 1(b)에 나타내는 바와 같이 반도체층(20)을 형성한다. 이 에피택셜 성장의 방법으로서는 제 1 기판(10)을 가열하면서 상기 제 1 기판(10)의 표면에 기체 형상의 규소 화합물을 통과시켜서 열분해시켜서 성장시키는 열화학 기상 성장법(열CVD법) 등의 여러가지 방법을 채용할 수 있다. 이 반도체층(20)은 규소 기판 상에 에피택셜 성장시키고 있으므로 사파이어 기판 상에 에피택셜 성장시켰을 경우에 비해서 격자 결함을 적게 할 수 있다.
이 반도체층(20)로서는 p형 또는 n형의 규소이고, 또한 제 1 기판(10)보다 도펀트가 적은 것을 채용할 수 있다. 이 반도체층(20)은 제 1 기판(10)측으로부터 상면측을 향해서 도펀트 농도가 서서히 낮아지도록 형성된다. 이 반도체층(20)의 제 1 기판(10)과 접하고 있지 않은 측의 주면은 상대적으로 저농도인 p-와 n-의 도펀트 농도, 및 비도핑 중 어느 하나가 되도록 형성된다. p-의 도펀트 농도로서는 1×1016[atoms/㎤] 미만의 범위를 들 수 있다. n-의 도펀트 농도로서는 5×1015[atoms/㎤] 미만의 범위를 들 수 있다. 여기에서 「비도핑의 규소」로 하고 있는 것은 단지 불순물을 의도해서 도핑하지 않은 규소이며, 불순물을 포함하지 않는 진성 규소에 한정되는 것은 아니다. 본 실시형태의 반도체층(20)은 p형의 규소를 채용하고, 상면부의 도펀트 농도가 p-가 되도록 형성한다. 또한, 「p」및 「n」의 우측 위에 기재하고 있는 「-」의 기재는 규소의 저항치를 기준으로 하는 것이다. 이 반도체층(20)의 도펀트 농도는 에피택셜 성장시킬 때의 불순물의 공급량을 조정함으로써 제어할 수 있다. 이 불순물의 공급을 제로로 함으로써 비도핑의 규소를 형성할 수 있다. 또한, 에피택셜 성장시킬 때에 발생하는 도펀트의 확산 감소에 의해 도펀트 농도를 서서히 변화시켜도 좋다.
이와 같이 반도체층(20)을 구성함으로써, 반도체층(20)은 그 두께 방향에 있어서 도펀트 농도의 분포를 갖게 된다. 바꿔 말하면, 반도체층(20)은 적어도 두께 방향에 있어서 제 1 기판(10)에 접하는 제 1 영역(20x)을 갖도록 형성되어 있다. 이 제 1 영역(20x)은 제 1 기판(10)으로부터 멀어짐에 따라서 도펀트 농도가 후술의 역치까지 저하하도록 형성되어 있다. 본 실시형태에서는 제 1 영역(20x)으로부터 멀어짐에 따라 도펀트 농도는 역치로부터도 계속해서 저하하게 된다.
상술의 공정에 있어서, 반도체층(20)은 도펀트의 확산 농도가 포화될 때까지 에피택셜 성장을 하지 않아도 좋다. 이 경우, 형성한 에피택셜층은 도펀트 농도가 제 1 기판(10)측으로부터 서서히 변화되는 전이영역만으로 구성되게 된다. 예를 들면, 에칭액의 에칭의 속도가 크게 변화되는 경계적인 도펀트 농도(후술의 역치)를 조금 넘은 정도로 에피택셜층의 도펀트 농도를 고정시켜 둠으로써 상기 에피택셜층의 두께를 에칭에 의해 보다 얇게 할 수 있다.
이어서, 도 1(c)에 나타내는 바와 같이 절연성의 제 2 기판(30)을 준비한다. 이 제 2 기판(30)의 형성 재료로서는 산화알루미늄 단결정(사파이어), 탄화규소 등을 사용할 수 있다. 본 실시형태에서는 제 2 기판(30)으로서 사파이어를 채용한다.
이어서, 도 2(a)에 나타내는 바와 같이 제 2 기판(30)과, 제 1 반도체층(20)의 제 1 방향측의 주면을 접합한다. 접합의 방법으로서는 접합시키는 면의 표면을 활성화해서 접합하는 방법 및 정전기력을 이용해서 접합하는 방법을 들 수 있다. 표면의 활성화하는 방법으로서는, 예를 들면 진공 중에서 이온빔을 조사해서 표면을 에칭해서 활성화하는 방법, 화학 용액으로 표면을 에칭해서 활성화하는 방법 등 을 들 수 있다. 이 접합을 상온 하에서 행해도 좋다.
또한, 이 접합시에는 수지계 등의 접착제를 사용하지 않는 방법이 채용되고, 원자간력 등을 이용한 고상 접합(Solid State Bonding)에 의해 반도체층(20)과 제 2 기판(30)이 직접적으로 접합된다. 이 직접적인 접합시에는 반도체층(20)과 제 2 기판(30) 사이에 혼성층이 형성될 경우도 있다. 이 고상 접합에 의해 접합할 경우에는 반도체층(20) 및 제 2 기판(30)은 접합하는 면의 면조도가 작은 것이 바람직하다. 이 면조도는, 예를 들면 산술 평균 조도(Ra)로 나타내어진다. 이 면조도(Ra)의 범위로서는 10㎚ 미만을 들 수 있다. 평균 면조도를 작게 함으로써 서로 접합할 때에 가하는 압력을 작게 할 수 있다.
여기까지의 공정을 거침으로써 제 1 기판(10)과 제 2 기판(30) 사이에 반도체층(20)을 갖는 중간 제조물이 만들어진다.
이어서, 중간 제조물을 화살표 D2 방향측으로부터 가공하여, 도 2(b)에 나타내는 바와 같이 제 1 기판(10)의 두께를 얇게 한다. 이 두께를 얇게 하는 가공 방법으로서는, 예를 들면 숫돌입자 연마, 화학 에칭, 이온빔 에칭 등 여러가지 것을 채용할 수 있고, 복수의 방법을 조합시켜도 좋다. 여기에서는 두께가 얇아진 제 1 기판을 제 1 박기판(11)이라고 한다.
또한, 연마 후에 에칭액으로 에칭하여 도 2(c)에 나타내는 바와 같이 반도체층(20)의 두께를 얇게 한다. 이 에칭에서는 도펀트 농도의 차이에 의해 에칭의 속도가 크게 변화되는, 선택성의 에천트(에칭액)를 채용함으로써 가능해진다. 이 선택성의 에칭액으로서는, 예를 들면 불산, 질산 및 아세트산의 혼합액, 및 불산, 질산 및 물의 혼합액 등을 들 수 있다. 본 실시형태에서는 불산, 질산 및 아세트산의 혼합액을 에칭액으로서 채용한다. 그리고 이 에천트는 제 1 기판(10)의 도펀트 농도보다 낮은 도펀트 농도인 역치의 도펀트 농도에 있어서 규소에 대한 에칭 속도가 일정값 이상 저하되도록 조정되어 있다. 여기에서, 「에칭 속도가 일정값 이상 저하된다」라고 하는 것은 에칭 속도와 도펀트 농도의 관계를 나타내는 그래프를 작성했을 때에 변곡점으로 되는 경우나, 역치에 있어서 에칭 속도가 1/10 이상 저하하는 경우를 가리킨다. 이 예에서는, 이 에칭액은 p형 규소를 채용하고 있는 본 실시형태에 있어서, 역치로 되는 도펀트 농도가 7×1017∼2×1018[atoms/㎤]을 경계로 해서 에칭 속도가 현저하게 저하되도록 조정되어 있다. 그리고, 불산, 질산 및 물의 혼합비를 1:3:8로 했을 때에는 역치를 경계로 해서 에칭 속도가 1/1000 이상으로 변화되도록 설정하고 있다. 또한, 선택성의 에칭을 하는 다른 방법으로서는 5%정도의 불화수소 용액 내에서의 전계 에칭법, 또는 KOH 용액에서의 펄스전극 양극 산화법 등을 들 수 있다. 이 반도체층(20)은 제 1 영역(20x)이 에칭되게 된다. 여기에서는, 에칭에 의해 두께가 얇아진 반도체층을 기능층(21)이라고 한다. 이 기능층(21)의 두께로서는, 예를 들면 수백㎚∼2㎛ 정도의 범위를 들 수 있다. 또한, 제 1 기판(10) 또는 제 1 박기판(11)이 남아 있는 경우에는 남아 있는 제 1 기판(10) 또는 제 1 박기판(11)도 아울러 에칭한다.
여기까지의 공정을 거침으로써 도 3에 나타나 있는 바와 같은 절연성의 기판(30)의 화살표 D2 방향측의 상면에 반도체층(21)이 적층된 복합 기판(40)을 제조할 수 있다. 바꿔 말하면, 이 복합 기판(40)은 기판(30)의 화살표 D2 방향측의 상면에 반도체층(21)의 한쪽 주면이 접합되어 있다. 이 반도체층(21)의 도펀트 농도는 다른쪽 주면측에 비해서 접합측[한쪽 주면측, 기판(30)측]이 낮게 되어 있다. 또한, 도펀트 농도를 전기저항의 크기로서 생각했을 경우에는, 이 반도체층(21)의 전기저항은 표면측(다른쪽 주면측)으로부터 접합측[한쪽 주면측, 기판(30)측]에 가까워짐에 따라서 작아져 있다. 도 3에 있어서, 절연성의 기판(30)은 상술의 제조방법을 거친 제 2 기판(30)을 가리키고, 반도체층(21)은 상술의 제조방법을 거쳐서 반도체층(20)이 박층화된 기능층(21)을 가리키는 것이다.
상술의 제조방법에서는 제 2 기판(30)에 접합하기 전에 상기 제 2 기판(30)에 접합하는 쪽의 면에 기능층(21)이 되는 반도체층(20)의 도펀트 농도의 구배를 형성하고 있다. 이와 같이 접합 전에 구배를 형성함으로써 접합 후에 구배를 형성할 경우에 비하여 제 2 기판(30)의 상면에 형성하는 기능층(21)의 두께의 불균일을 저감할 수 있다. 접합 후에 구배를 형성하면 제 1 기판(10)측으로부터 가공하게 되므로 상기 제 1 기판(10)의 두께의 불균일에 의한 영향을 받거나, 제 2 기판(30)의 휘어짐에 의한 영향을 받거나 하기 때문이다. 제 1 기판(10)의 두께의 불균일량 및 제 2 기판(30)의 휘어짐량의 적어도 한쪽보다 두께가 얇은 기능층을 형성하는 경우에는 특히 유효해진다. 또한, 규소 웨이퍼는 일반적으로 ±10[㎛]의 두께 불균일이 있다고 말해지고 있다. 이 두께 불균일은 SOS 기판의 규소에 요구되고 있는 두께인, 수십㎚∼수백㎚의 서브미크론의 값에 비해서 매우 크다.
상술의 공정에서는 반도체층(20) 중, 제 2 기판(30)측에 있어서 가장 도펀트 농도가 낮고 전기저항이 높은 것으로 되어 있다. 이러한 구성에 의해, 복합 기판(40)의 기능층(21)에 반도체 소자 기능부를 형성했을 때에 기생 용량이나 노이즈가 적은 뛰어난 특성을 실현할 수 있다.
복합 기판(40)의 제조 후에 상기 복합 기판(40)을 정밀 연마해도 좋다. 이 정밀 연마에 의해 기능층(21)의 두께의 균일성을 향상시킬 수 있다. 이 정밀 에칭에 사용하는 에칭 수단으로서는, 예를 들면 드라이에칭을 들 수 있다. 이 드라이에칭에는 화학적인 반응에 의한 것과, 물리적인 충돌에 의한 것이 포함된다. 화학적인 반응을 이용하는 것으로서는 반응성의 기체(가스), 이온 및 이온빔, 그리고 라디칼을 이용하는 것 등을 들 수 있다. 이 반응성 이온에 사용되는 에칭 가스로서는 6불화황(SF6), 4불화탄소(CF4) 등을 들 수 있다. 또한, 물리적인 충돌에 의한 것으로서는 이온빔을 이용하는 것을 들 수 있다. 이 이온빔을 이용하는 것에는 가스 클러스터 이온빔(Gas Cluster Ion Beam;GCIB)을 사용한 방법이 포함된다. 이들 에칭 수단 을 이용하여 좁은 영역을 에칭하면서 가동 스테이지에서 기판 소재(20X)를 주사함으로써 대면적의 소재 기판이어도 양호하게 정밀 에칭을 할 수 있다.
상술의 공정에서는 제 1 기판(10)을 연마해서 두께를 얇게 했지만, 이 연마 공정을 생략해도 좋다. 연마 공정을 생략한 경우에는 에칭 등에 의해 제 1 기판(10)을 제거한다.
상술의 공정에서는 기판 등을 세정하는 공정을 명기하고 있지 않지만, 필요에 따라서 기판의 세정을 해도 좋다. 기판의 세정 방법으로서는 초음파를 사용한 세정, 유기용매를 사용한 세정, 화학약품을 사용한 세정 및 O2 애싱을 사용한 세정 등의 여러가지 방법을 들 수 있다. 이들 세정 방법은 조합하여 채용해도 좋다.
상술의 예에서는, 반도체층(20)은 제 1 기판(10)으로부터 멀어짐에 따라서 연속적으로 도펀트 농도가 계속해서 저하할 경우를 예로 설명했지만, 제 1 영역(20x)을 갖고 있으면 좋고, 이 예에 한정되지 않는다. 예를 들면, 반도체층(20) 중 제 1 영역(20x)을 사이에 두고 제 1 기판(10)과 반대측에 위치하는 영역의 도펀트 농도는 역치 이상으로 되어도 좋고, 역치와 같은 정도의 값으로 해도 좋으며, 두께 방향에 있어서 단계적으로 변화되는 것이라도 좋다.
(제 2 실시형태)
도 4∼도 6은 본 발명의 제 2 실시형태의 예의 복합 기판의 제조방법을 모식적으로 나타내는 공정도이다. 또한, 본 예에 있어서는 상술한 제 1 실시형태의 예와 다른 부분에 대하여 설명하고, 같은 요소·공정에 대해서는 중복되는 설명을 생략한다.
우선, 도 4(a)에 나타내는 바와 같이, 도 1(a)와 마찬가지로 규소(Si)로 형성된 제 1 기판(10)을 준비한다.
이어서, 제 1 기판(10)의 화살표 D1 방향측의 상면에 규소를 에피택셜 성장 시켜 반도체층(20A)을 형성한다. 반도체층(20A)은 제 1 기판(10)측으로부터 순차적으로 제 1 반도체층(20a)과 제 2 반도체층(20b)을 적층해서 형성된다. 구체적으로는, 우선 도 4(b)에 나타내는 바와 같이 제 1 반도체층(20a)을 형성한다.
이 제 1 반도체층(20a)으로서는 p형 또는 n형의 규소이고, 또한 제 1 기판(10)보다 도펀트가 적은 것을 채용할 수 있다. 이 제 1 반도체층(20a)은 제 1 기판(10)측으로부터 상면측을 향해서 도펀트 농도가 서서히 옅어지도록 형성된다. 이 제 1 반도체층(20)의 상면부[제 1 기판(10)과 접하는 면과 반대측의 면]는 상대적으로 저농도인 p-와 n-의 도펀트 농도, 및 비도핑 중 어느 하나가 되도록 형성된다. p-의 도펀트 농도로서는 1×1016[atoms/㎤] 미만의 범위를 들 수 있다. n-의 도펀트 농도로서는 5×1015[atoms/㎤] 미만의 범위를 들 수 있다. 본 실시형태의 제 1 반도체층(20a)은 p형의 규소를 채용하고, 상면부의 도펀트 농도가 p-가 되도록 형성한다. 즉, 제 1 반도체층(20a)은 그 제 1 기판(10)과 접하는 부위에 제 1 영역(20x)을 갖는 것이다.
이어서, 제 1 반도체층(20a)의 화살표 D1 방향측의 상면에 규소를 에피택셜 성장시켜, 도 4(c)에 나타내는 바와 같이 제 2 반도체층(20b)을 형성한다. 이 제 2 반도체층(20b)은 규소 기판 위에 에피택셜 성장시키고 있으므로 사파이어 기판 상에 에피택셜 성장시켰을 경우에 비해서 격자 결함을 적게 할 수 있다.
이 제 2 반도체층(20b)으로서는 p형 또는 n형의 규소이고, 또한 제 1 반도체층(20a)보다 도펀트가 많은 것을 채용할 수 있다. 이 제 2 반도체층(20b)은 제 1 반도체층(20a)측으로부터 화살표 D1 방향측의 상면측을 향해서 도펀트 농도가 서서히 짙어지도록 형성된다. 이 제 2 반도체층(20)의 상면부는 n++, n+, p+ 및 p++ 중 어느 하나의 도펀트 농도가 되도록 형성된다. 본 실시형태의 제 2 반도체층(20b)은 p형의 규소를 채용하고, 상면부의 도펀트 농도가 p++가 되도록 형성한다.
여기에서는, 제 1 반도체층(20a)과 제 2 반도체층(20b)을 각각 형성하고 있지만 연속적으로 성장시켜도 좋다. 제 1 반도체층(20a)과 제 2 반도체층(20b)을 일체적으로 형성하기 위해서는 불순물의 공급량을 조정함으로써 형성할 수 있다. 이 일체적인 반도체층(20A)에서는 도펀트 농도의 증감이 바뀌는 변곡점을 경계로 해서 제 1 반도체층(20a)과 제 2 반도체층(20b)으로 나뉘어져 있는 것이라 생각된다.
이와 같이 하여 형성한 반도체층(20A)은 두께 방향 도중의 도펀트 농도가 가장 낮아지고, 상면측 및 하면측[제 1 기판(10)측]에 가까워짐에 따라서 도펀트 농도가 높아진다. 즉, 반도체층(20A)은 두께 방향에 있어서 제 1 기판(10)측에 제 1 영역(20x)을 갖고, 제 1 기판(10)과 반대측의 주면측에 제 2 영역(20y)을 갖는 것으로 된다. 제 2 영역(20y)은 두께 방향에 있어서 제 1 기판(10)과 반대측의 주면으로부터 제 1 기판(10)측을 향함에 따라서 도펀트 농도가 저하하도록 형성되어 있다. 이 예에서는, 또한 제 2 영역(20y)의 제 1 기판(10)과 반대측의 주면에 있어서의 도펀트 농도는 역치보다 높게 되어 있다. 그리고, 제 1 영역(20x)과 제 2 영역(20y) 사이에는 도펀트 농도가 역치 이하인 중간 영역(20z)을 갖고 있다.
상술의 공정에 있어서, 제 1 반도체층(20a) 및 제 2 반도체층(20b)은 도펀트의 확산 농도가 포화할 때까지 에피택셜 성장을 하지 않아도 좋다.
이어서, 반도체층(20A)의 제 2 반도체층(20b)을 화살표 D1 방향측에서 에칭하여 도 5(a)에 나타내는 바와 같이 제 2 반도체층(20b)의 두께를 얇게 한다. 이 에칭에서는 도펀트 농도의 차이에 의해 에칭의 속도가 크게 변화되는, 선택성의 에칭액을 채용함으로써 가능해진다. 이 선택성의 에칭액은 도펀트 농도가 소정의 값을 상회하거나 하회하거나 하면 에칭의 속도가 현저하게 저하하도록 조정된다. 이러한 선택적인 에칭액으로서는, 예를 들면 불산, 질산 및 아세트산의 혼합액, 및 불산, 질산 및 물의 혼합액 등을 들 수 있다. 본 실시형태에서는 제 1 실시형태에 있어서의 에천트와 마찬가지로 불산, 질산 및 아세트산의 혼합액을 에천트로서 채용한다. 이 제 2 반도체층(20b)은 제 2 영역(20y)이 에칭된다. 여기에서는, 에칭에 의해 두께가 얇아진 제 2 반도체층을 제 2 박층(21b)이라 한다.
이어서, 도 5(b)에 나타내는 바와 같이, 도 1(c)와 마찬가지로 절연성의 제 2 기판(30)을 준비한다.
이어서, 도 5(c)에 나타내는 바와 같이 제 2 기판(30)과 제 2 박층(21b)의 제 1 방향측의 상면을 접합한다. 접합의 방법으로서는 제 1 실시형태에 있어서 제 2 기판(30)과 반도체층(20)을 접합시킬 때와 같은 방법을 사용할 수 있다.
여기까지의 공정을 거침으로써 제 1 기판(10)과 제 2 기판(30) 사이에 반도체층(20A)을 갖는 중간 제조물이 만들어진다.
이어서, 중간 제조물을 화살표 D2 방향측에서 가공하여 도 6(a)에 나타내는 바와 같이 제 1 기판(10)의 두께를 얇게 한다. 이 두께를 얇게 하는 가공 방법으로서는 제 1 실시형태에 있어서 도 2(b)를 사용하여 설명한 것과 같은 방법을 사용할 수 있다. 여기에서는, 두께가 얇아진 제 1 기판을 제 1 박기판(11)이라고 한다.
또한, 연마 후에 에칭액으로 에칭하여 도 6(b)에 나타내는 바와 같이 반도체층(20A)의 제 1 반도체층(20a)의 두께를 얇게 한다. 이 에칭에서는 도펀트 농도의 차이에 의해 에칭의 속도가 크게 변화되는, 선택성의 에칭액을 채용함으로써 가능해진다. 이 선택성의 에칭액으로서는 상술과 같은 에칭액을 들 수 있다. 이 제 1 반도체층(20a)은 제 1 영역(20x)을 에칭하게 된다. 여기에서는, 에칭에 의해 두께가 얇아진 제 1 반도체층을 제 1 박층(21a)이라고 한다. 또한, 제 1 기판(10) 또는 제 1 박기판(11)이 남아있는 경우에는 남아있는 제 1 기판(10) 또는 제 1 박기판(11)도 아울러 에칭한다.
여기까지의 공정을 거침으로써 도 7에 나타내는 바와 같은 절연성의 기판(30)의 화살표 D2 방향측의 상면에 한쪽 주면이 기판(30)에 접합된 반도체층(20A')을 갖는 복합 기판(40A)을 제조할 수 있다. 반도체층(20A')의 도펀트 농도는 두께 방향의 도중으로부터 한쪽 주면 및 다른쪽 주면에 가까워짐에 따라서 높게 되어 있다. 여기에서, 기판(30)은 상기 제조방법을 거친 제 2 기판(30)을 가리킨다. 마찬가지로, 반도체층(20A')은 상기 제조방법을 거친 제 2 박층(21b)과 제 1 박층(21a)이 적층된 것을 가리킨다. 즉, 반도체층(20A')은 반도체층(20A)의 중간 영역(20z)으로 구성되어 있다. 바꿔 말하면, 이 복합 기판(40A)은 제 2 기판(30)의 화살표 D2 방향측의 상면에 제 2 박층(21b)과 제 1 박층(21a)을 포함하는 기능층이 접합되어 있다. 제 2 박층(21b) 및 제 1 박층(21a)을 1개의 기능층이라고 생각할 경우, 이 반도체층의 도펀트는 화살표 방향 D1, D2의 도중이 양단측에 비해서 적게 되어 있다. 반대로, 이 기능층의 도펀트는 두께 방향의 도중으로부터 양단측에 근접함에 따라서 많게 되어 있다. 덧붙여, 도펀트 농도를 전기저항의 크기로서 생각했을 경우, 이 기능층의 전기저항은 두께 방향의 도중부에서 양단측에 근접함에 따라서 작게 되어 있다.
상술의 제조방법에서는 제 2 기판(30)에 접합하기 전에, 상기 제 2 기판(30)에 접합하는 쪽의 면에 도펀트 농도의 구배을 형성하고 있다. 이와 같이 접합 전에 구배을 형성함으로써 접합 후에 구배을 형성할 경우에 비하여 제 2 기판(30)의 상면에 형성하는 기능층의 두께의 불균일을 저감할 수 있다. 접합 후에 구배을 형성하면 제 1 기판(10)의 하면으로부터 가공하게 되므로 상기 제 1 기판(10)의 두께의 불균일에 의한 영향을 받거나, 제 2 기판(30)의 휘어짐에 의한 영향을 받거나 하기 때문이다. 제 1 기판(10)의 두께의 불균일량 및 제 2 기판(30)의 휘어짐량 중 적어도 한쪽보다 두께가 얇은 기능층을 형성하는 경우에는 특히 유효해진다.
상술의 제조방법과 같이 반도체층(20A)의 두께 방향에 있어서의 도펀트 농도를 설계함으로써 기능층으로서 남기는 부분의 도펀트 농도를 자유롭게 설계할 수 있다. 예를 들면, 기능층으로서 역치 이상의 도펀트 농도를 필요로 할 경우이어도 원하는 도펀트 농도를 갖는 기능층을 원하는 두께로 정밀도 좋게 제조할 수 있게 된다.
상술의 예에서는 제 2 기판(30)과 접합하기 전에 제 2 반도체층(20b)의 제 2 영역을 제거하는 에칭 공정을 설치했지만, 기능층으로서 저저항의 층을 남길 경우에는 이 공정을 생략해도 좋다.
상술의 예에서는 제 2 영역(20y)은 제 1 기판(10)과 반대측의 주면에 있어서 역치 이상의 도펀트 농도를 갖도록 형성했지만, 역치 이하라도 좋다.
(제 1 실시형태 및 제 2 실시형태의 변형예)
상술의 각 실시형태의 예에 있어서 반도체층(20, 20A)과 제 2 기판(30)을 접합할 때에 반도체층(20, 20A) 중 제 1 기판(10)과 반대측의 주면을 아몰퍼스 상태 로 해도 좋다.
또한, 반도체층(20, 20A)을 제 2 기판(30)의 굴곡 이상의 두께를 갖도록 형성하는 것이 바람직하다. 예를 들면, 제 2 기판(30)으로서 사파이어 기판을 사용했을 경우이면 굴곡을 10㎛ 정도 갖기 때문에 두께를 10㎛ 이상으로 하는 것이 바람직하다. 이렇게 형성함으로써 제 2 기판(30)의 굴곡에 악영향을 받지 않고, 원하는 두께의 기능층(21)을 형성할 수 있다.
10 : 제 1 기판 11 : 제 1 박기판
20 : 반도체층 20x : 제 1 영역
20y : 제 2 영역 20z : 중간 영역
21 : 기능층 30 : 제 2 기판
40 : 복합 기판

Claims (12)

  1. 도펀트를 갖는 제 1 규소로 형성된 제 1 기판을 준비하는 공정과,
    상기 제 1 기판의 주면에 제 2 규소를 에피택셜 성장시켜서 반도체층을 형성하는 공정과,
    상기 반도체층과 절연성의 제 2 기판을 접합하는 공정과,
    이어서, 상기 제 1 기판 측으로부터 에천트를 이용하여 상기 반도체층의 두께 도중까지 선택 에칭하는 공정을 구비하고 있고,
    상기 에천트에 상기 제 1 기판의 도펀트 농도보다 낮은 도펀트 농도인 역치의 도펀트 농도에 있어서 규소에 대한 에칭 속도가 일정값 이상 저하되는 것을 사용함과 아울러,
    상기 반도체층을 형성하는 공정에 있어서 상기 반도체층을 상기 제 1 기판에 접하고, 상기 제 1 기판으로부터 멀어짐에 따라서 도펀트 농도가 상기 역치까지 저하되는 제 1 영역을 두께 방향으로 갖도록 형성하는 것을 특징으로 하는 복합 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체층을 형성하는 공정에 있어서 상기 반도체층을 상기 제 1 기판으로부터 멀어짐에 따라서 도펀트 농도가 저하되도록 형성하는 것을 특징으로 하는 복합 기판의 제조방법.
  3. 제 2 항에 있어서,
    상기 반도체층을 형성하는 공정에 있어서 상기 반도체층의 에피택셜 성장을 상기 제 1 기판으로부터 상기 도펀트를 확산시키면서 행하고, 확산에 의한 도펀트 농도가 포화되기 전에 종료하는 것을 특징으로 하는 복합 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 반도체층을 형성하는 공정에 있어서 상기 반도체층을 상기 제 1 기판과 반대측의 주면으로부터 상기 제 1 기판측을 향함에 따라서 도펀트 농도가 저하되는 제 2 영역을 두께 방향으로 갖도록 형성하는 것을 특징으로 하는 복합 기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 반도체층을 형성하는 공정에 있어서 상기 반도체층을 상기 제 2 영역의 상기 제 1 기판과 반대측의 주면에 있어서의 도펀트 농도가 상기 역치보다 높아지도록 형성하는 것을 특징으로 하는 복합 기판의 제조방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 반도체층을 형성하는 공정에 있어서 상기 반도체층을 상기 제 1 영역과 상기 제 2 영역 사이에 도펀트 농도가 상기 역치 이하인 중간 영역을 갖도록 형성하는 것을 특징으로 하는 복합 기판의 제조방법.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체층을 형성하는 공정과, 상기 반도체층과 상기 제 2 기판을 접합하는 공정 사이에 상기 반도체층의 상기 제 2 영역의 두께 방향의 일부를 에칭에 의해 제거하는 공정을 더 구비하는 것을 특징으로 하는 복합 기판의 제조방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 반도체층을 형성하는 공정에 있어서 상기 반도체층을 두께가 상기 제 2 기판의 굴곡 이상의 두께가 되도록 형성하는 것을 특징으로 하는 복합 기판의 제조방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 반도체층과 상기 제 2 기판을 접합하는 공정에 있어서 상기 반도체층 및 상기 제 2 기판의 접합하는 주면끼리를 활성화해서 상온에서 접촉시킴으로써 양자의 접합을 행하는 것을 특징으로 하는 복합 기판의 제조방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체층과 상기 제 2 기판을 접합하는 공정에 있어서 상기 반도체층 중 상기 제 1 기판과 반대측의 주면을 아몰퍼스 상태로 하는 것을 특징으로 하는 복합 기판의 제조방법.
  11. 절연성의 기판과, 한쪽 주면이 상기 기판의 상면에 접합되어 있는 반도체층을 구비하고,
    상기 반도체층의 도펀트 농도는 다른쪽 주면으로부터 상기 기판측에 근접함에 따라서 낮게 되어 있는 것을 특징으로 하는 복합 기판.
  12. 절연성의 기판과, 한쪽 주면이 상기 기판의 상면에 접합되어 있는 반도체층을 구비하고,
    상기 반도체층의 도펀트 농도는 두께 방향의 도중으로부터 다른쪽 주면측 및 상기 기판측에 근접함에 따라서 높게 되어 있는 것을 특징으로 하는 복합 기판.
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