JP6801682B2 - 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 - Google Patents

半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 Download PDF

Info

Publication number
JP6801682B2
JP6801682B2 JP2018033818A JP2018033818A JP6801682B2 JP 6801682 B2 JP6801682 B2 JP 6801682B2 JP 2018033818 A JP2018033818 A JP 2018033818A JP 2018033818 A JP2018033818 A JP 2018033818A JP 6801682 B2 JP6801682 B2 JP 6801682B2
Authority
JP
Japan
Prior art keywords
hydrogen
peak
semiconductor
epitaxial
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018033818A
Other languages
English (en)
Other versions
JP2019149486A (ja
Inventor
亮輔 奥山
亮輔 奥山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2018033818A priority Critical patent/JP6801682B2/ja
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to CN201980015684.3A priority patent/CN111902911B/zh
Priority to KR1020207013737A priority patent/KR102382500B1/ko
Priority to US16/966,291 priority patent/US11195716B2/en
Priority to DE112019001022.0T priority patent/DE112019001022T5/de
Priority to PCT/JP2019/000239 priority patent/WO2019167430A1/ja
Priority to TW108102481A priority patent/TWI683350B/zh
Publication of JP2019149486A publication Critical patent/JP2019149486A/ja
Application granted granted Critical
Publication of JP6801682B2 publication Critical patent/JP6801682B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/36—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done before the formation of the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2902—Materials being Group IVA materials
    • H10P14/2905—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3438—Doping during depositing
    • H10P14/3441—Conductivity type
    • H10P14/3442—N-type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/208—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically inactive species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/224—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of a cluster, e.g. using a gas cluster ion beam
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/40—Treatments of semiconductor bodies to modify their internal properties, e.g. to produce internal imperfections
    • H10P95/402—Treatments of semiconductor bodies to modify their internal properties, e.g. to produce internal imperfections of silicon bodies
    • H10P95/405—Treatments of semiconductor bodies to modify their internal properties, e.g. to produce internal imperfections of silicon bodies using cavities formed by hydrogen or noble gas ion implantation

Landscapes

  • Recrystallisation Techniques (AREA)

Description

本発明は、半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法に関する。
シリコンウェーハを代表例とする半導体ウェーハ上にエピタキシャル層が形成された半導体エピタキシャルウェーハは、ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor)、ＤＲＡＭ(Dynamic Random Access Memory)、パワートランジスタおよび裏面照射型固体撮像素子など、種々の半導体デバイスを作製するためのデバイス基板として用いられている。
例えば裏面照射型固体撮像素子は、配線層などをセンサー部よりも下層に配置することで、外からの光をセンサーに直接取り込み、暗所などでもより鮮明な画像や動画を撮影することができる。そのため、裏面照射型固体撮像素子は近年、デジタルビデオカメラやスマートフォンなどの携帯電話に広く用いられている。
半導体デバイスの微細化や高性能化がますます進む近年では、デバイス特性を高品質化するために、デバイス基板として用いられる半導体エピタキシャルウェーハの高品質化が希求されている。
そこで、本願出願人は特許文献１において、半導体ウェーハの表面に、例えばＣ３Ｈ５イオンなどの、構成元素として水素を含むクラスターイオンを照射する第１工程と、前記第１工程の後、前記半導体ウェーハの表面上にエピタキシャル層を形成する第２工程と、を有し、前記第１工程において、前記クラスターイオンのビーム電流値を５０μｍ以上とする半導体エピタキシャルウェーハの製造方法を提案した。この特許文献１に記載の技術の概要は以下のとおりである。
まず、半導体ウェーハにモノマーイオン（単原子イオン）の形態で水素イオンを注入して、半導体ウェーハの表層部に水素イオン注入領域を形成し、その後該表層部上にエピタキシャル層を形成した半導体エピタキシャルウェーハにおいては、二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）で表層部における深さ方向の水素濃度プロファイルを測定しても、水素濃度は検出下限以下であり、水素の濃度ピークは観察されない。これは、水素は軽元素であるため、エピタキシャル層形成時の加熱により水素が外方拡散し、半導体ウェーハ中に水素がほとんど残留しないためである。
特許文献１では、Ｃ３Ｈ５イオンのようにクラスターイオンの形態で水素を注入するとともに、ビーム電流値を５０μｍ以上とすることによって、エピタキシャル層形成後であっても、半導体ウェーハの表層部に水素を高濃度に残留させることができ、当該表層部における深さ方向の水素濃度プロファイルにおいてピークが存在する半導体エピタキシャルウェーハを製造することができた。半導体ウェーハの表層部（すなわちエピタキシャル層の直下）に残留した水素は、エピタキシャル層に半導体デバイスを形成するデバイス形成プロセス時の熱処理によってエピタキシャル層に拡散し、エピタキシャル層内の欠陥をパッシベーションする。このため、特許文献１の半導体エピタキシャルウェーハをデバイス形成プロセスに供すれば、エピタキシャル層の結晶性が高まり、デバイス特性の向上が期待できる。
国際公開第２０１６／０３１３２８号公報
半導体ウェーハの表層部に残留した水素は、デバイス形成プロセス時に、エピタキシャル層内の界面準位欠陥を不活性化して、リーク電流の低減などデバイス特性の向上に寄与する。しかしながら、本発明者がさらに検討したところ、特許文献１では以下の点に改善の余地があることが判明した。すなわち、特許文献１では、半導体エピタキシャルウェーハを１１００℃、３０分といった高温のデバイス形成プロセスを模擬した熱処理に供した際に、エピタキシャル層が高い結晶性を有することを示していている。しかしながら、７００℃以下といった低温の熱処理では、表層部に捕獲されている水素をエピタキシャル層に十分に拡散・供給できないことがわかった。近年はデバイス形成プロセスの低温化が進んでおり、低温のデバイス形成プロセスを行った場合でも、表層部に捕獲されている水素をエピタキシャル層に十分に拡散させて、エピタキシャル層内の欠陥をパッシベーションできることが望まれる。
そこで本発明は、上記課題に鑑み、低温のデバイス形成プロセスに供された場合でも、エピタキシャル層において水素によるパッシベーション効果が十分に得られる半導体エピタキシャルウェーハを製造することが可能な、半導体エピタキシャルウェーハの製造方法、及び半導体エピタキシャルウェーハの製造方法を用いた半導体デバイスの製造方法を提供することを目的とする。
上記課題を解決すべく、本発明者は鋭意研究を進め、以下の知見を得た。すなわち、構成元素として炭素、リン及び水素を含み、かつ、炭素原子数に対するリン原子数の比が０．５以上２．０以下を満たすクラスターイオンを用いた場合、エピタキシャル層形成後の半導体ウェーハ表層部における深さ方向の水素濃度プロファイルは、ローレンツ関数によるピーク分離処理によって２つのピークに分離可能な形状となった。そして、エピタキシャル層に近い方の第１ピークを構成する水素は、従来どおり、高温の熱処理によって拡散する一方で、低温の熱処理ではほとんど拡散しなかったが、エピタキシャル層から遠い方の第２ピークを構成する水素は、従来よりも低温の７００℃の熱処理でも十分に拡散することがわかった。
上記知見に基づき完成した本発明の要旨構成は以下のとおりである。
（１）半導体ウェーハの表面に、構成元素として炭素、リン及び水素を含むクラスターイオンを照射して、該半導体ウェーハの表層部に、前記クラスターイオンの構成元素が固溶した改質層を形成する第１工程と、
前記半導体ウェーハの改質層上にエピタキシャル層を形成する第２工程と、
を有し、前記クラスターイオン中の炭素、リン及び水素の原子数をＣｘＰｙＨｚ（ｘ，ｙ，ｚは１以上の整数である。）で表記したとき、炭素原子数ｘに対するリン原子数ｙの比ｙ／ｘが０．５以上２．０以下を満たすことを特徴とする半導体エピタキシャルウェーハの製造方法。
（２）ｘが１以上３以下、ｙが１以上３以下、ｚが１以上１２以下である、上記（１）に記載の半導体エピタキシャルウェーハの製造方法。
（３）前記第１工程において、前記クラスターイオンのビーム電流値を５０μＡ以上５０００μＡ以下とする、上記（１）又は（２）に記載の半導体エピタキシャルウェーハの製造方法。
（４）前記半導体ウェーハがシリコンウェーハである、上記（１）〜（３）のいずれか一項に記載の半導体エピタキシャルウェーハの製造方法。
（５）上記（１）〜（４）のいずれか一項に記載の製造方法で製造された半導体エピタキシャルウェーハの前記エピタキシャル層に、半導体デバイスを形成することを特徴とする半導体デバイスの製造方法。
本発明の半導体エピタキシャルウェーハの製造方法によれば、低温のデバイス形成プロセスに供された場合でも、エピタキシャル層において水素によるパッシベーション効果が十分に得られる半導体エピタキシャルウェーハを製造することができる。本発明の半導体デバイスの製造方法によれば、デバイス形成プロセスが低温の場合でも、エピタキシャル層において水素によるパッシベーション効果が十分に得られる。
本発明の一実施形態による半導体エピタキシャルウェーハ１００の製造方法を説明する摸式断面図である。 原料ガスとしてのトリメチルホスフィン（Ｃ３Ｈ９Ｐ）から得られる種々のクラスターイオンのマスフラグメントを示すグラフである。 （Ａ）は、実験例１におけるエピタキシャルシリコンウェーハの水素濃度プロファイルを示すグラフであり、（Ｂ）は、（Ａ）の水素濃度プロファイルのピーク分離を行ったグラフである。 （Ａ）は、実験例１において、エピタキシャルシリコンウェーハに７００℃で３０分の熱処理を施した後の、エピタキシャルシリコンウェーハの水素濃度プロファイルを示すグラフであり、（Ｂ）は、（Ａ）の水素濃度プロファイルのピーク分離を行ったグラフである。 （Ａ）は、実験例１において、エピタキシャルシリコンウェーハに種々の温度及び時間で熱処理を施した際の、第１ピーク成分のピーク濃度の減少を示すグラフであり、（Ｂ）は、実験例１において、エピタキシャルシリコンウェーハに種々の温度及び時間で熱処理を施した際の、第２ピーク成分のピーク濃度の減少を示すグラフである。 （Ａ）は、実験例１における第１ピーク成分のアレニウスプロットを示すグラフであり、（Ｂ）は、実験例１における第２ピーク成分のアレニウスプロットを示すグラフである。 （Ａ）は、実験例２のＮｏ．１（発明例）におけるエピタキシャルシリコンウェーハの、シリコンウェーハとシリコンエピタキシャル層との界面近傍の断面ＴＥＭ画像であり、（Ｂ）は、実験例２のＮｏ．３（比較例）におけるエピタキシャルシリコンウェーハの、シリコンウェーハとシリコンエピタキシャル層との界面近傍の断面ＴＥＭ画像である。
以下、図面を参照しつつ本発明の実施形態を詳細に説明する。なお、図１では説明の便宜上、実際の厚さの割合とは異なり、半導体ウェーハ１０に対して改質層１４、およびエピタキシャル層１８の厚さを誇張して示す。
（半導体エピタキシャルウェーハの製造方法）
本発明の一実施形態による半導体エピタキシャルウェーハ１００の製造方法は、図１に示すように、半導体ウェーハ１０の表面１０Ａに、構成元素として炭素、リン及び水素を含むクラスターイオン１２を照射して、該半導体ウェーハ１０の表層部に、前記クラスターイオン１２の構成元素が固溶した改質層１４を形成する第１工程（図１ステップＡ，Ｂ）と、前記半導体ウェーハ１０の改質層１４上にエピタキシャル層１８を形成する第２工程（図１ステップＣ）と、を有する。エピタキシャル層１８は、裏面照射型固体撮像素子等の半導体素子を製造するためのデバイス層となる。
［第１工程］
半導体ウェーハ１０としては、例えばシリコン、化合物半導体（ＧａＡｓ、ＧａＮ、ＳｉＣ）からなり、表面にエピタキシャル層を有しないバルクの単結晶ウェーハが挙げられるが、裏面照射型固体撮像素子を製造する場合、一般的にはバルクの単結晶シリコンウェーハを用いる。また、半導体ウェーハ１０として、チョクラルスキ法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、より高いゲッタリング能力を得るために、半導体ウェーハ１０に炭素および／または窒素を添加してもよい。さらに、半導体ウェーハ１０に任意のドーパントを所定濃度添加して、いわゆるｎ＋型もしくはｐ＋型、またはｎ−型もしくはｐ−型の基板としてもよい。
また、半導体ウェーハ１０としては、バルク半導体ウェーハ表面に半導体エピタキシャル層が形成されたエピタキシャルウェーハを用いてもよい。例えば、バルクの単結晶シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハである。シリコンエピタキシャル層は、ＣＶＤ法により一般的な条件で形成することができる。エピタキシャル層は、厚さが０．１〜２０μｍの範囲内とすることが好ましく、０．２〜１０μｍの範囲内とすることがより好ましい。この場合、半導体エピタキシャルウェーハ１００は、エピタキシャル層１８と、図示しない半導体ウェーハのエピタキシャル層とを含む複数のエピタキシャル層を有する。
第１工程では、半導体ウェーハ１０の表面１０Ａに、構成元素として炭素、リン及び水素を含むクラスターイオン１２を照射する。本明細書において「クラスターイオン」とは、電子衝撃法により、ガス状分子に電子を衝突させてガス状分子の結合を解離させることで種々の原子数の原子集合体とし、フラグメントを起こさせて当該原子集合体をイオン化させ、イオン化された種々の原子数の原子集合体の質量分離を行って、特定の質量数のイオン化された原子集合体を抽出して得られる。すなわち、クラスターイオンは、原子が複数集合して塊となったクラスターに正電荷または負電荷を与え、イオン化したものであり、炭素イオンなどの単原子イオンや、一酸化炭素イオンなどの単分子イオンとは明確に区別される。クラスターイオンの構成原子数は、通常５個〜１００個程度である。このような原理を用いたクラスターイオン注入装置として、例えば日新イオン機器株式会社製のＣＬＡＲＩＳ（登録商標）を用いることができる。
半導体ウェーハ１０としてのシリコンウェーハに、炭素、リン及び水素を含むクラスターイオン１２を照射すると、その照射エネルギーでシリコンは瞬間的に１３５０〜１４００℃程度の高温状態となり、融解する。その後、シリコンは急速に冷却され、シリコンウェーハ中の表面近傍に炭素、リン及び水素が固溶する。すなわち、本明細書における「改質層」とは、照射するクラスターイオンの構成元素である炭素、リン及び水素が半導体ウェーハ表層部の結晶の格子間位置または置換位置に固溶した層を意味する。そして、改質層は、半導体ウェーハの深さ方向における炭素、リン及び水素の濃度プロファイルにおいて、少なくとも１つの元素の濃度がバックグラウンドよりも高く検出される領域として特定され、概ね、半導体ウェーハの表面から５００ｎｍ以下の表層部となる。
詳細は実施例において実験結果に基づいて説明するが、本実施形態では、クラスターイオン１２中の炭素、リン及び水素の原子数をＣｘＰｙＨｚ（ｘ，ｙ，ｚは１以上の整数である。）で表記したとき、炭素原子数ｘに対するリン原子数ｙの比ｙ／ｘが０．５以上２．０以下を満たすクラスターイオンを用いることが肝要である。これにより、後述のエピタキシャル成長（第２工程）後であっても、改質層１４中に水素を十分に残留させるとともに、低温のデバイス形成プロセスを模擬した熱処理を行った場合にも、改質層１４に捕獲されている水素をエピタキシャル層１８に拡散させることができる。このような効果をより確実に得る観点からは、クラスターイオン１２は、構成元素として炭素、リン及び水素からなるクラスターイオン、すなわちクラスターサイズがＣｘＰｙＨｚ（ｘ，ｙ，ｚは１以上の整数である。）で表記されるクラスターイオンであることが好ましい。
本発明を限定することはないが、本発明者は、このような効果が得られるメカニズムを以下のように考えている。
まず、背景技術欄にも記載したように、半導体ウェーハにモノマーイオン（単原子イオン）の形態で水素イオンを注入した場合には、注入直後での、半導体ウェーハ表層部における深さ方向の水素濃度プロファイルで１×１０２０ａｔｏｍｓ／ｃｍ３程度のピーク濃度が得られたとしても、エピタキシャル成長後には、該水素濃度プロファイルにおいてピークは消失し、水素濃度は検出下限以下となる。なお、現状のＳＩＭＳによる検出技術では、水素濃度の検出下限は７．０×１０１６ａｔｏｍｓ／ｃｍ３である。
これに対して本実施形態では、水素をクラスターイオンの形態で半導体ウェーハに照射することによって、半導体ウェーハの表層部に多量の欠陥（ダメージ）を形成することができる。その結果、エピタキシャル成長時の熱処理によって多くの水素が外方拡散してしまうものの、表層部の欠陥には補足された水素はエピタキシャル成長後にも表層部に残留する。その結果、クラスターイオンの照射直後に１×１０２０ａｔｏｍｓ／ｃｍ３程度のピーク濃度となる程度に水素を注入した場合には、エピタキシャル成長後の水素濃度プロファイルにおいても、１×１０１８ａｔｏｍｓ／ｃｍ３前後のピーク濃度のピークが検出される。この改質層中に残留した水素は、後のデバイス形成プロセス時の熱処理によってエピタキシャル層に拡散し、エピタキシャル層内の欠陥をパッシベーションする。
さらに本実施形態では、クラスターサイズＣｘＰｙＨｚにおいてｙ／ｘが０．５以上２．０以下を満たすクラスターイオンを用いることによって、デバイス形成プロセス時の熱処理が低温であっても、改質層中に残留した多くの水素をエピタキシャル層に拡散させて、エピタキシャル層において水素によるパッシベーション効果を十分に得ることができる。これは、以下のようなメカニズムと推測される。すなわち、上記のような特定のクラスターイオンを用いた場合、改質層中に残留する水素は、Ｃ−Ｈ２結合の状態で改質層中に残留する水素と、Ｐ−Ｈ結合の状態で改質層中に残留する水素とに分類される。前者の水素がＣ−Ｈ２結合を脱離する際の活性化エネルギーは大きいため、前者の水素は、高温のデバイス形成プロセスの場合にはＣ−Ｈ２結合から脱離してエピタキシャル層に拡散するが、低温のデバイス形成プロセスの場合にはＣ−Ｈ２結合から脱離しない。これに対して、後者の水素がＰ−Ｈ結合を脱離する際の活性化エネルギーは小さいため、後者の水素は、低温のデバイス形成プロセスであっても、Ｐ−Ｈ結合から脱離してエピタキシャル層に拡散する。実際、実施例（図３（Ｂ）参照）において後述するように、本実施形態では、エピタキシャル成長後の水素濃度プロファイルは、ローレンツ関数によるピーク分離処理によって、Ｃ−Ｈ２結合状態の水素に起因する第１ピークと、Ｐ−Ｈ結合状態の水素に起因する第２ピークに分離することができた。そして、７００℃、３０分の低温デバイス形成プロセスを模擬した熱処理を行ったところ、第１ピークのピーク濃度は少ししか低下しなかったのに対して、第２ピークのピーク濃度は大きく低下した（図４（Ｂ）参照）。
ｙ／ｘが０．５未満のクラスターイオンを用いる場合、炭素に対するリンの割合が低すぎて、Ｐ−Ｈ結合状態の水素がほとんど改質層に残存せず、その結果、低温のデバイス形成プロセス時に拡散する水素濃度が十分でない。よって、低温のデバイス形成プロセス時に、エピタキシャル層において水素によるパッシベーション効果が十分に得られない。また、ｙ／ｘが２．０超えのクラスターイオンを用いる場合、炭素に対するリンの割合が高すぎて、リンに起因した転位ループ等の注入欠陥が改質層中に形成される。その場合、注入欠陥への水素の捕獲が起きて、捕獲された水素は低温でのデバイス形成プロセス時に拡散しない。その結果、やはり低温のデバイス形成プロセス時に、エピタキシャル層において水素によるパッシベーション効果が十分に得られない。よって、実施形態では、ｙ／ｘが０．５以上２．０以下を満たすクラスターイオンを用いる。
クラスターイオンの照射条件としては、クラスターイオンのクラスターサイズ、ドーズ量、クラスターイオンの加速電圧、およびビーム電流値等が挙げられる。
クラスターサイズは２〜１００個、好ましくは６０個以下、より好ましくは５０個以下で適宜設定することができる。本明細書において「クラスターサイズ」とは、１つのクラスターを構成する原子の個数を意味する。クラスターサイズの調整は、ノズルから噴出されるガスのガス圧力および真空容器の圧力、イオン化する際のフィラメントへ印加する電圧などを調整することにより行うことができる。なお、クラスターサイズは、四重極高周波電界による質量分析またはタイムオブフライト質量分析によりクラスター個数分布を求め、クラスター個数の平均値をとることにより求めることができる。
ただし、本実施形態では、クラスターサイズＣｘＰｙＨｚにおける、ｘは１以上３以下、ｙは１以上３以下、ｚは１以上１２以下とすることがより好ましい。前記クラスターサイズが好適な理由として、小サイズのクラスターイオンビームを制御し易いためである。また、Ｐの原子数が多くなりすぎると、水素捕獲に寄与する欠陥形成が促進される。そのため、上記記載の原子数の範囲において、ｙ／ｘが０．５以上２．０以下を満たすクラスターイオンを用いることが好ましい。
クラスターイオンの原料となるガス状分子は、上記クラスターサイズのクラスターイオンを得ることができるものであれば特に限定されないが、例えば、トリメチルホスフィン（Ｃ３Ｈ９Ｐ）、ホスホール（Ｃ４Ｈ５Ｐ）、ビス−ジメチルホスフィノエタン（Ｃ６Ｈ１６Ｐ２）、ジメチルホスフィノプロピル（Ｃ１５Ｈ３６Ｐ４）、トリフェニルホスフィン（Ｃ１８Ｈ１５Ｐ）、ジフェニルホスフィノメチルエタン（Ｃ４１Ｈ３９Ｐ３）等を挙げることができる。ただし、これらの原料ガスからはそれぞれ種々のサイズのクラスターイオンを生成することができる。例えば、図２に示すように、トリメチルホスフィン（Ｃ３Ｈ９Ｐ）からは、ＣＰＨｚ、Ｃ２ＰＨｚ、及びＣ３ＰＨｚ（ｚは１〜７）の３種類のフラグメントを得ることができる。本実施形態では、これらの種々のサイズのクラスターイオンから、ｙ／ｘが０．５以上２．０以下を満たすクラスターイオンを抽出して、半導体ウェーハの表面に照射する。
クラスターイオンのドーズ量は、イオン照射時間を制御することにより調整することができる。クラスターイオンを構成する各元素のドーズ量は、クラスターイオン種と、クラスターイオンのドーズ量（Cluster／ｃｍ２）で定まる。本実施形態では第２工程後においても水素が高濃度に残存するよう、水素のドーズ量を１×１０１３〜１×１０１６ａｔｏｍｓ／ｃｍ２とすることが好ましく、より好ましくは５×１０１３ａｔｏｍｓ／ｃｍ２以上とする。１×１０１３ａｔｏｍｓ／ｃｍ２未満の場合、エピタキシャル層形成時に水素が拡散してしまう可能性があり、１×１０１６ａｔｏｍｓ／ｃｍ２超えの場合、エピタキシャル層１８の表面に大きなダメージを与えるおそれがあるからである。
また、炭素のドーズ量は１×１０１３〜１×１０１７ａｔｏｍｓ／ｃｍ２とすることが好ましく、より好ましくは５×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１６ａｔｏｍｓ／ｃｍ２以下とする。炭素のドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２未満の場合、十分なゲッタリング能力が得られない場合があり、炭素のドーズ量が１×１０１６ａｔｏｍｓ／ｃｍ２超えの場合、半導体ウェーハ１０の表面１０Ａに与えられるダメージが大きく、第２工程後にエピタキシャル層１８の表面に多数の欠陥が形成されるおそれがある。
リンのドーズ量は、ｙ／ｘが０．５以上２．０以下であることから、炭素のドーズ量の０．５倍以上２．０倍以下となる。
クラスターイオンの加速電圧は、クラスターサイズとともに、改質層における構成元素の深さ方向の濃度プロファイルのピーク位置に影響を与える。本実施形態においては、クラスターイオンの加速電圧を、０ｋｅＶ/Cluster超え２００ｋｅＶ/Cluster未満とすることができ、１００ｋｅＶ/Cluster以下とすることが好ましく、８０ｋｅＶ/Cluster以下とすることがさらに好ましい。なお、加速電圧の調整には、（１）静電加速、（２）高周波加速の２方法が一般的に用いられる。前者の方法としては、複数の電極を等間隔に並べ、それらの間に等しい電圧を印加して、軸方向に等加速電界を作る方法がある。後者の方法としては、イオンを直線状に走らせながら高周波を用いて加速する線形ライナック法がある。
既述のとおり水素イオンは軽元素であるために、エピタキシャル層１８形成時などの熱処理により拡散しやすく、エピタキシャル層形成後の半導体ウェーハ中に留まり難い傾向にある。そのため、クラスターイオン照射によって水素の析出領域を局所的にかつ高濃度にすることに加えて、クラスターイオン１２のビーム電流値を５０μＡ以上として、水素イオンを比較的短時間で半導体ウェーハ１０の表面１０Ａに照射して表層部のダメージを大きくすることが好ましい。ビーム電流値を５０μＡ以上とすることでダメージが大きくなり、後続のエピタキシャル層１８形成後においても、半導体ウェーハ１０のエピタキシャル層１８側の表層部において、水素が高濃度に残存しやすくなる。この目的のため、クラスターイオン１２のビーム電流値を１００μＡ以上とすることが好ましく、３００μＡ以上とすることがより好ましい。一方、ビーム電流値が過大になると、エピタキシャル層１８にエピタキシャル欠陥が過剰に発生するおそれがあるので、ビーム電流値を５０００μＡ以下とすることが好ましい。なお、クラスターイオン１２のビーム電流値は、例えば、イオン源における原料ガスの分解条件を変更することにより調整することができる。
［第２工程］
改質層１４上に形成するエピタキシャル層１８としては、シリコンエピタキシャル層が挙げられ、一般的な条件により形成することができる。例えば、水素をキャリアガスとして、ジクロロシラン、トリクロロシランなどのソースガスをチャンバー内に導入し、使用するソースガスによっても成長温度は異なるが、概ね１０００〜１２００℃の範囲の温度でＣＶＤ法により半導体ウェーハ１０上にエピタキシャル成長させることができる。エピタキシャル層１８は、厚さを１〜１５μｍの範囲内とすることが好ましい。厚さが１μｍ未満の場合、半導体ウェーハ１０からのドーパントの外方拡散によりエピタキシャル層１８の抵抗率が変化してしまう可能性があり、また、１５μｍ超えの場合、固体撮像素子の分光感度特性に影響が生じるおそれがあるためである。
このようにして得られた半導体エピタキシャルウェーハ１００において、改質層１４における深さ方向の水素濃度プロファイルは、典型的には図３（Ａ）に示すように、１つのピークを有し、当該ピークのピーク位置よりも左側（エピタキシャル層／半導体ウェーハの界面に近づく方向）は、ガウシアン分布に従う形状であり、当該ピークのピーク位置よりも右側（エピタキシャル層／半導体ウェーハの界面から離れる方向）は、ガウシアン分布に従う形状よりも膨らんだショルダー部を有する形状となることが好ましい。このような形状の水素濃度プロファイルは、典型的には図３（Ｂ）に示すように、ローレンツ関数によるピーク分離処理によって、ガウシアン分布に従う形状を有する２つのピークに分離可能である。
ピーク分離前の水素濃度プロファイルにおけるピーク濃度は１．０×１０１７ａｔｏｍｓ／ｃｍ３以上６．０×１０１８ａｔｏｍｓ／ｃｍ３以下となることが好ましく、ピーク幅は２０〜２００ｎｍの範囲内となることが好ましい。なお、ピーク幅とは、水素の検出下限以上の部分をピークとみなした際の幅をいうものとする。
エピタキシャル層／半導体ウェーハの界面に近い方の第１ピークのピーク濃度は、１．０×１０１７ａｔｏｍｓ／ｃｍ３以上５．０×１０１８ａｔｏｍｓ／ｃｍ３以下となることが好ましい。第１ピークのピーク幅は、１０〜１５０ｎｍの範囲内となることが好ましい。
エピタキシャル層／半導体ウェーハの界面から遠い方の第２ピークは、ピーク分離前の水素濃度プロファイルにおけるショルダー部の原因となるものであり、そのピーク濃度は、１．０×１０１７ａｔｏｍｓ／ｃｍ３以上４．０×１０１８ａｔｏｍｓ／ｃｍ３以下となることが好ましい。第２ピークのピーク幅は、１０〜１５０ｎｍの範囲内となることが好ましい。
第１ピークのピーク位置は、エピタキシャル層／半導体ウェーハの界面からの深さで６０〜１００ｎｍの範囲内に存在し、第２ピークのピーク位置は、第１ピークのピーク位置よりも２０〜６０ｎｍだけ深い位置であることが好ましい。
なお、第１工程の後、第２工程に先立ち、半導体ウェーハ１０に対して結晶性回復のための回復熱処理を行うことも好ましい。この場合の回復熱処理としては、例えば窒素ガスまたはアルゴンガスなどの雰囲気下、９００℃以上１１００℃以下の温度で、１０分以上６０分以下の間、半導体ウェーハ１０を保持すればよい。また、ＲＴＡ（Rapid Thermal Annealing）やＲＴＯ（Rapid Thermal Oxidation）などの、エピタキシャル装置とは別個の急速昇降温熱処理装置などを用いて回復熱処理を行うこともできる。
以上、本実施形態による半導体エピタキシャルウェーハの製造方法では、Ｐ−Ｈ結合状態の水素は、例えば４００℃以上７００℃以下という低温のデバイス形成プロセス時にもエピタキシャル層に拡散し、Ｃ−Ｈ２結合状態の水素は、例えば７００℃超えの高温のデバイス形成プロセス時にエピタキシャル層に拡散する。そのため、幅広い温度範囲のデバイス形成プロセスに対応して、エピタキシャル層において水素によるパッシベーション効果を十分に得ることができる。
（半導体デバイスの製造方法）
本発明の一実施形態による半導体デバイスの製造方法は、上記の製造方法で製造された半導体エピタキシャルウェーハ１００の表面に位置するエピタキシャル層１８に、半導体デバイスを形成することを特徴とする。この製造方法によれば、デバイス形成プロセスが低温の場合でも、エピタキシャル層において水素によるパッシベーション効果が十分に得られる。
（実験例１）
ＣＺ単結晶シリコンインゴットから得たｎ−型シリコンウェーハ（直径：３００ｍｍ、厚み：７７５μｍ、ドーパント種類：リン、抵抗率：２０Ω・ｃｍ）を用意した。次いで、クラスターイオン発生装置（日新イオン機器社製、ＣＬＡＲＩＳ（登録商標））を用いて、原料ガスとしてトリメチルホスフィン（Ｃ３Ｈ９Ｐ）を用いてＣＰＨ２クラスターイオン（ＣｘＰｙＨｚにおいてｙ／ｘ＝１．０）を生成及び抽出し、加速電圧８０ｋｅＶ／Ｃｌｕｓｔｅｒ（水素１原子あたりの加速電圧１．７４ｋｅＶ／ａｔｏｍ、炭素１原子あたりの加速電圧２０．９ｋｅＶ／ａｔｏｍ、リン１原子あたり５３．９ｋｅＶ／ａｔｏｍ）の照射条件でシリコンウェーハの表面に照射した。なお、クラスターイオンを照射した際のドーズ量を１．０×１０１５ｃｌｕｓｔｅｒ／ｃｍ２とした。水素原子数に換算すると２．０×１０１５ａｔｏｍｓ／ｃｍ２であり、炭素原子数に換算すると１．０×１０１５ａｔｏｍｓ／ｃｍ２であり、リン原子数に換算すると１．０×１０１５ａｔｏｍｓ／ｃｍ２である。また、クラスターイオンのビーム電流値を５５０μＡとした。
次いで、クラスターイオン照射後のシリコンウェーハを枚葉式エピタキシャル成長装置（アプライドマテリアルズ社製）内に搬送し、装置内で１１２０℃の温度で３０秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガスとして、１１２０℃でＣＶＤ法により、シリコンウェーハの改質層が形成された側の表面上にシリコンエピタキシャル層（厚さ：４．９μｍ、ドーパント種類：リン、抵抗率：１０Ω・ｃｍ）をエピタキシャル成長させて、エピタキシャルシリコンウェーハを得た。
［評価１：ＳＩＭＳによる水素濃度プロファイル評価］
上記の製造条件で得たエピタキシャルシリコンウェーハについて、ＳＩＭＳ測定により、シリコンエピタキシャル層表面からの深さ方向における炭素、リン及び水素の濃度プロファイルを測定した。その結果、シリコンウェーハの表層部１２０ｎｍ（つまり、シリコンエピタキシャル層／シリコンウェーハの界面から１２０ｎｍ）において、改質層が特定された。
図３（Ａ）に、得られた水素濃度プロファイルを示す。図３（Ａ）に示されるように、水素濃度プロファイルは、１つのピークを有し、当該ピークのピーク位置よりも左側はガウシアン分布に従う形状であり、当該ピークのピーク位置よりも右側は、ガウシアン分布に従う形状よりも膨らんだショルダー部を有する形状になっていた。ピーク濃度は１．８×１０１８ａｔｏｍｓ／ｃｍ３であり、ピーク幅は１１０ｎｍである。この水素濃度プロファイルは、図３（Ｂ）に示すように、ローレンツ関数によるピーク分離処理によって、ガウシアン分布に従う形状を有する２つのピークに分離可能であった。エピタキシャル層／半導体ウェーハの界面に近い方の第１ピークのピーク濃度は、１．２×１０１８ａｔｏｍｓ／ｃｍ３であり、第１ピークのピーク幅は５０ｎｍである。エピタキシャル層／半導体ウェーハの界面から遠い方の第２ピークのピーク濃度は８．２×１０１７ａｔｏｍｓ／ｃｍ３であり、第２ピークのピーク幅は１００ｎｍである。第１ピークのピーク位置は、エピタキシャル層／半導体ウェーハの界面からの深さで８０ｎｍに存在し、第２ピークのピーク位置は、第１ピークのピーク位置よりも３０ｎｍだけ深い位置に存在する。
次に、上記の製造条件で得たエピタキシャルシリコンウェーハに対して、窒素雰囲気下で７００℃、３０分の熱処理を施し、その後、同様に水素濃度プロファイルを測定した。図４（Ａ）に、得られた水素濃度プロファイルを示す。この水素濃度プロファイルも、図４（Ｂ）に示すように、ローレンツ関数によるピーク分離処理によって、ガウシアン分布に従う形状を有する２つのピークに分離可能であった。第１ピークのピーク濃度は９．８×１０１７ａｔｏｍｓ／ｃｍ３であり、第２ピークのピーク濃度は４．４×１０１７ａｔｏｍｓ／ｃｍ３である。この結果から、第１のピークは熱処理によってピーク濃度が８２％にしか減少しなかったのに対して、第２のピークは熱処理によってピーク濃度が５３％に減少した。
そこで、上記の製造条件で得たエピタキシャルシリコンウェーハに対して、窒素雰囲気下で、熱処理温度を７００℃、９００℃、及び１１００℃として、それぞれにおいて熱処理時間を１０分、３０分、又は６０分とした熱処理を施し、その後、同様に水素濃度プロファイルをＳＩＭＳにより測定した。そして、前述の第１ピークおよび第２ピークにピーク分離して、熱処理後の各ピークのピーク濃度の減少率を求めた。第１ピークの結果を図５（Ａ）に、第２ピークの結果を図５（Ｂ）に示す。なお、各ピークのピーク濃度の減少率として、熱処理前の水素ピーク濃度をＣ０、熱処理後の水素ピーク濃度をＣＨとし、Ｃ ０ に対するＣ Ｈ の比ＣＨ／Ｃ０を用いた。図５（Ａ）に示されるように、第１ピークについては、熱処理温度が９００℃及び１１００℃の場合にはピーク濃度が大きく減少したのに対して、熱処理温度が７００℃の場合には、熱処理時間が６０分間であってもピーク濃度は２０％弱しか減少しない。このことから、第１ピークを構成する水素は、９００℃及び１１００℃の熱処理では大部分がエピタキシャル層に拡散するものの、７００℃の熱処理では、エピタキシャル層への拡散が不十分であることがわかる。一方、図５（Ｂ）に示されるように、第２ピークについては、熱処理温度が７００℃の場合であっても、たった１０分間の熱処理でピーク濃度が約５０％も減少している。このことから、第２ピークを構成する水素は７００℃の熱処理でもエピタキシャル層への拡散が不十分であることがわかる。すなわち、第２ピークを構成する水素の方が、第１ピークを構成する水素よりも、水素脱離の反応速度が速いと考えられる。
そこで、水素脱離の活性化エネルギーを求めるため、以下の反応モデルを仮定した。各ピークの水素について、水素の脱離および逆反応である水素の吸着（捕獲）が生ずる反応速度式（１）を仮定した。
上記式（１）中、［ＨＤ］は改質層に吸着される水素の濃度を表し、［Ｈ］は改質層から脱離して拡散する水素の濃度を表し、ｋ１は水素脱離反応の速度定数を表し、ｋ２は水素吸着反応の速度定数を表す。なお、ｔは時間を意味する。
上記式（１）において、初期条件（ｔ＝０）のときに［ＨＤ］＝Ｃ０、［Ｈ］＝０であるとし、熱処理後において［ＨＤ］＝ＣＨであるとすると、Ｃ ０ に対するＣ Ｈ の比は下記式（２）のとおりである。
図５（Ａ）及び図５（Ｂ）により得られた結果のそれぞれから、アレニウスの式（ｋ＝ｅｘｐ（−Ｅａ／ｋＢＴ）；ｋは反応速度定数、Ｅａは活性化エネルギー、ｋＢはボルツマン定数、Ｔは熱処理温度）に基づくアレニウスプロットを作成した。結果を図６（Ａ）及び図６（Ｂ）に示す。データフィッティングした結果、図６（Ａ）に基づき、第１ピークでの水素脱離の活性化エネルギーは０．７７ｅＶであり、水素吸着の活性化エネルギーは０．００８ｅＶであった。また、図６（Ｂ）に基づき、第１ピークでの水素脱離の活性化エネルギーは０．４７ｅＶであり、水素吸着の活性化エネルギーは０．０１６ｅＶであった。
第１ピークでの水素脱離の活性化エネルギー０．７７ｅＶは、Ｃ−Ｈ２結合エネルギーの０．８０ｅＶとほぼ同じであることから、第１ピークを構成する水素は、Ｃ−Ｈ２結合状態の水素であると推測される。また、改質層に存在する元素は炭素、リン、水素と基板であることから、水素が形成している結合状態の可能性として、他にはＰ−Ｈ結合が考えられる。Ｐ−Ｈ結合エネルギーは０．３〜０．４ｅＶである。Ｐ−Ｈ結合が解離すると単原子水素となる。単原子水素における拡散の活性化エネルギーの０．４８ｅＶは、第２ピークでの水素脱離の活性化エネルギー０．４７ｅＶとほぼ同じである。よって、第２ピークを構成する水素は、Ｐ−Ｈ結合状態の水素であると推測される。そして、第２ピークを構成する水素は、第１ピークを構成する水素よりも低いエネルギーで脱離することから、より低い熱処理温度で脱離して、エピタキシャル層に拡散することが理解できる。
（実験例２）
実験例１では、原料ガスとしてトリメチルホスフィン（Ｃ３Ｈ９Ｐ）を用いてＣＰＨ２クラスターイオンを生成及び抽出してシリコンウェーハに照射したが、本実験例２では、表１に示す種々の原料ガスから種々のクラスターイオン種を生成し、シリコンウェーハに照射した。実験例１と同様に、加速電圧は８０ｋｅＶ／Ｃｌｕｓｔｅｒとし、ドーズ量は１．０×１０１５ｃｌｕｓｔｅｒ／ｃｍ２とし、クラスターイオンのビーム電流値は５５０μＡとした。次いで、実験例１と同じ条件でシリコンエピタキシャル層を形成して、エピタキシャルシリコンウェーハを得た。なお、実験例１のクラスターイオン条件は、表１中のＮｏ．１に相当する。
［ＴＥＭ観察による転位ループの有無の評価］
各水準で得られたエピタキシャルシリコンウェーハについて、改質層周辺の断面をＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）により観察した。代表して、Ｎｏ．１（発明例）の断面ＴＥＭ画像を図７（Ａ）に、Ｎｏ．３（比較例）の断面ＴＥＭ画像を図７（Ｂ）に示す。図７（Ｂ）に示されるように、ｙ／ｘが３．０のＮｏ．３では、リンに起因するものと思われる転位ループが改質層中の比較的深い領域に形成されていることが確認された。一方で、図７（Ａ）に示されるように、ｙ／ｘが１．０のＮｏ．１では、このような転位ループは確認されなかった。その他の水準でも同様に、転位ループは確認されなかった。この結果を表１にまとめている。
［低温熱処理時の水素拡散量の評価］
低温熱処理時の水素拡散量の評価方法として、低温熱処理である７００℃、３０分の熱処理をおこなった際の第２ピークの減少量を求めた。求め方は７００℃、３０分の熱処理前の第２ピークに対してＳＩＭＳ測定の検出下限値の７．０×１０１６ａｔｏｍｓ／ｃｍ３以上の領域の積分をおこない面積濃度を算出する。その後７００℃、３０分の熱処理後の第２ピークの面積濃度も同様に算出をおこない、その差を低温熱処理時の水素拡散量とした。低温熱処理時の水素拡散量の評価の基準として、Ｓｉ（１００）／ＳｉＯ２界面における界面準位密度が１．０×１０１０〜１．０×１０１１ａｔｏｍｓ／ｃｍ２であることから、１．０×１０１０ａｔｏｍｓ／ｃｍ２以下の場合、デバイスプロセスにおけるパッシベーション効果が期待できない可能性がある。そのため、低温熱処理時の水素拡散量の評価基準として１．０×１０１０ａｔｏｍｓ／ｃｍ２を設定した。
表１から明らかなように、ｙ／ｘが０．５以上２．０以下のクラスターイオンを用いた発明例では、低温熱処理時の水素拡散量が多かったのに対して、ｙ／ｘが０．５未満又は２．０超えの比較例では、低温熱処理時の水素拡散量が十分ではなかった。
本発明の半導体エピタキシャルウェーハの製造方法によれば、低温のデバイス形成プロセスに供された場合でも、エピタキシャル層において水素によるパッシベーション効果が十分に得られる半導体エピタキシャルウェーハを製造することができる。
１００ 半導体エピタキシャルウェーハ
１０ 半導体ウェーハ
１０Ａ 半導体ウェーハの表面
１２ クラスターイオン
１４ 改質層
１８ エピタキシャル層

Claims (4)

  1. 半導体ウェーハの表面に、構成元素として炭素、リン及び水素を含むクラスターイオンを照射して、該半導体ウェーハの表層部に、前記クラスターイオンの構成元素が固溶した改質層を形成する第１工程と、
    前記半導体ウェーハの改質層上にエピタキシャル層を形成する第２工程と、
    を有し、前記クラスターイオン中の炭素、リン及び水素の原子数をＣｘＰｙＨｚ（ｘ，ｙ，ｚは１以上の整数である。）で表記したとき、炭素原子数ｘに対するリン原子数ｙの比ｙ／ｘが０．５以上２．０以下を満たすことを特徴とする半導体エピタキシャルウェーハの製造方法。
  2. ｘが１以上３以下、ｙが１以上３以下、ｚが１以上１２以下である、請求項１に記載の半導体エピタキシャルウェーハの製造方法。
  3. 前記第１工程において、前記クラスターイオンのビーム電流値を５０μＡ以上５０００μＡ以下とする、請求項１又は２に記載の半導体エピタキシャルウェーハの製造方法。
  4. 前記半導体ウェーハがシリコンウェーハである、請求項１〜３のいずれか一項に記載の半導体エピタキシャルウェーハの製造方法。
JP2018033818A 2018-02-27 2018-02-27 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 Active JP6801682B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2018033818A JP6801682B2 (ja) 2018-02-27 2018-02-27 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
KR1020207013737A KR102382500B1 (ko) 2018-02-27 2019-01-08 반도체 에피택셜 웨이퍼의 제조 방법 및 반도체 디바이스의 제조 방법
US16/966,291 US11195716B2 (en) 2018-02-27 2019-01-08 Method of producing semiconductor epitaxial wafer and method of producing semiconductor device
DE112019001022.0T DE112019001022T5 (de) 2018-02-27 2019-01-08 Verfahren zur herstellung eines epitaktischen halbleiterwafers und verfahren zur herstellung eines halbleiterbauelements
CN201980015684.3A CN111902911B (zh) 2018-02-27 2019-01-08 半导体外延晶片的制造方法以及半导体器件的制造方法
PCT/JP2019/000239 WO2019167430A1 (ja) 2018-02-27 2019-01-08 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
TW108102481A TWI683350B (zh) 2018-02-27 2019-01-23 半導體磊晶晶圓之製造方法以及半導體元件的製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018033818A JP6801682B2 (ja) 2018-02-27 2018-02-27 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2019149486A JP2019149486A (ja) 2019-09-05
JP6801682B2 true JP6801682B2 (ja) 2020-12-16

Family

ID=67805718

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018033818A Active JP6801682B2 (ja) 2018-02-27 2018-02-27 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法

Country Status (7)

Country Link
US (1) US11195716B2 (ja)
JP (1) JP6801682B2 (ja)
KR (1) KR102382500B1 (ja)
CN (1) CN111902911B (ja)
DE (1) DE112019001022T5 (ja)
TW (1) TWI683350B (ja)
WO (1) WO2019167430A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017004143B4 (de) * 2016-08-19 2025-04-10 Rohm Co., Ltd. Halbleitervorrichtungen und verfahren zu deren herstellung
JP6988843B2 (ja) * 2019-02-22 2022-01-05 株式会社Sumco 半導体エピタキシャルウェーハ及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8110815B2 (en) * 2006-06-12 2012-02-07 Semequip, Inc. Vapor delivery to devices under vacuum
US7807961B2 (en) * 2008-10-08 2010-10-05 Varian Semiconductor Equipment Associates, Inc. Techniques for ion implantation of molecular ions
JP2010114409A (ja) * 2008-10-10 2010-05-20 Sony Corp Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置
KR20130063018A (ko) * 2010-11-30 2013-06-13 쿄세라 코포레이션 복합 기판 및 제조방법
JP6278591B2 (ja) * 2012-11-13 2018-02-14 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP5799936B2 (ja) 2012-11-13 2015-10-28 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP6065848B2 (ja) * 2014-01-07 2017-01-25 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP6539959B2 (ja) * 2014-08-28 2019-07-10 株式会社Sumco エピタキシャルシリコンウェーハおよびその製造方法、ならびに、固体撮像素子の製造方法
JP6137165B2 (ja) * 2014-12-25 2017-05-31 株式会社Sumco 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法
US10026843B2 (en) * 2015-11-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structure of semiconductor device, manufacturing method thereof, and manufacturing method of active region of semiconductor device
JP6459948B2 (ja) * 2015-12-15 2019-01-30 株式会社Sumco 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法
JP6493197B2 (ja) * 2015-12-18 2019-04-03 株式会社Sumco シリコンゲルマニウムエピタキシャルウェーハの製造方法およびシリコンゲルマニウムエピタキシャルウェーハ
JP6504082B2 (ja) * 2016-02-29 2019-04-24 株式会社Sumco 半導体エピタキシャルウェーハおよびその製造方法ならびに固体撮像素子の製造方法
JP6750351B2 (ja) * 2016-07-05 2020-09-02 株式会社Sumco クラスターイオンビーム生成方法およびそれを用いたクラスターイオンビーム照射方法
JP6737066B2 (ja) * 2016-08-22 2020-08-05 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、及び固体撮像素子の製造方法
JP2017175145A (ja) 2017-05-01 2017-09-28 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法

Also Published As

Publication number Publication date
CN111902911A (zh) 2020-11-06
US11195716B2 (en) 2021-12-07
JP2019149486A (ja) 2019-09-05
CN111902911B (zh) 2023-09-19
TWI683350B (zh) 2020-01-21
WO2019167430A1 (ja) 2019-09-06
DE112019001022T5 (de) 2020-11-12
KR20200074964A (ko) 2020-06-25
US20200373158A1 (en) 2020-11-26
KR102382500B1 (ko) 2022-04-01
TW201937562A (zh) 2019-09-16

Similar Documents

Publication Publication Date Title
CN107452603B (zh) 半导体外延晶片的制造方法、半导体外延晶片、以及固体摄像元件的制造方法
JP5799936B2 (ja) 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
CN113284795B (zh) 半导体外延晶片和其制造方法及固体摄像元件的制造方法
TW201729255A (zh) 半導體磊晶晶圓的製造方法以及固體攝像元件的製造方法
US11935745B2 (en) Semiconductor epitaxial wafer and method of producing semiconductor epitaxial wafer, and method of producing solid-state imaging device
JP6801682B2 (ja) 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
JP2014099457A (ja) 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
KR102507836B1 (ko) 반도체 에피택셜 웨이퍼 및 그 제조 방법
JP7059871B2 (ja) 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
JP7264012B2 (ja) エピタキシャルシリコンウェーハのパッシベーション効果評価方法
KR20230044229A (ko) 에피택셜 실리콘 웨이퍼 및 그 제조 방법, 그리고 반도체 디바이스의 제조 방법
JP6791293B2 (ja) エピタキシャルシリコンウェーハの製造方法
JP7056608B2 (ja) エピタキシャルシリコンウェーハの製造方法
TW201937558A (zh) 半導體磊晶晶圓的製造方法
JP2017175145A (ja) 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201009

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201027

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201109

R150 Certificate of patent or registration of utility model

Ref document number: 6801682

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250