JP2019149486A - 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 - Google Patents

半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 Download PDF

Info

Publication number
JP2019149486A
JP2019149486A JP2018033818A JP2018033818A JP2019149486A JP 2019149486 A JP2019149486 A JP 2019149486A JP 2018033818 A JP2018033818 A JP 2018033818A JP 2018033818 A JP2018033818 A JP 2018033818A JP 2019149486 A JP2019149486 A JP 2019149486A
Authority
JP
Japan
Prior art keywords
hydrogen
peak
semiconductor
wafer
epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018033818A
Other languages
English (en)
Other versions
JP6801682B2 (ja
Inventor
亮輔 奥山
Ryosuke Okuyama
亮輔 奥山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2018033818A priority Critical patent/JP6801682B2/ja
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to US16/966,291 priority patent/US11195716B2/en
Priority to DE112019001022.0T priority patent/DE112019001022T5/de
Priority to KR1020207013737A priority patent/KR102382500B1/ko
Priority to PCT/JP2019/000239 priority patent/WO2019167430A1/ja
Priority to CN201980015684.3A priority patent/CN111902911B/zh
Priority to TW108102481A priority patent/TWI683350B/zh
Publication of JP2019149486A publication Critical patent/JP2019149486A/ja
Application granted granted Critical
Publication of JP6801682B2 publication Critical patent/JP6801682B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02634Homoepitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02658Pretreatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26566Bombardment with radiation with high-energy radiation producing ion implantation of a cluster, e.g. using a gas cluster ion beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3223Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering using cavities formed by hydrogen or noble gas ion implantation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】低温のデバイス形成プロセスに供された場合でも、エピタキシャル層において水素によるパッシベーション効果が十分に得られる半導体エピタキシャルウェーハを製造することが可能な、半導体エピタキシャルウェーハの製造方法を提供する。【解決手段】本発明の半導体エピタキシャルウェーハ100の製造方法は、半導体ウェーハ10の表面10Aに、構成元素として炭素、リン及び水素を含むクラスターイオン12を照射して、該半導体ウェーハの表層部に、前記クラスターイオンの構成元素が固溶した改質層14を形成する第1工程と、前記半導体ウェーハの改質層14上にエピタキシャル層18を形成する第2工程と、を有し、前記クラスターイオン12中の炭素、リン及び水素の原子数をCxPyHz(x,y,zは1以上の整数である。)で表記したとき、炭素原子数xに対するリン原子数yの比y/xが0.5以上2.0以下を満たすことを特徴とする。【選択図】図1

Description

本発明は、半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法に関する。
シリコンウェーハを代表例とする半導体ウェーハ上にエピタキシャル層が形成された半導体エピタキシャルウェーハは、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、DRAM(Dynamic Random Access Memory)、パワートランジスタおよび裏面照射型固体撮像素子など、種々の半導体デバイスを作製するためのデバイス基板として用いられている。
例えば裏面照射型固体撮像素子は、配線層などをセンサー部よりも下層に配置することで、外からの光をセンサーに直接取り込み、暗所などでもより鮮明な画像や動画を撮影することができる。そのため、裏面照射型固体撮像素子は近年、デジタルビデオカメラやスマートフォンなどの携帯電話に広く用いられている。
半導体デバイスの微細化や高性能化がますます進む近年では、デバイス特性を高品質化するために、デバイス基板として用いられる半導体エピタキシャルウェーハの高品質化が希求されている。
そこで、本願出願人は特許文献1において、半導体ウェーハの表面に、例えばCイオンなどの、構成元素として水素を含むクラスターイオンを照射する第1工程と、前記第1工程の後、前記半導体ウェーハの表面上にエピタキシャル層を形成する第2工程と、を有し、前記第1工程において、前記クラスターイオンのビーム電流値を50μm以上とする半導体エピタキシャルウェーハの製造方法を提案した。この特許文献1に記載の技術の概要は以下のとおりである。
まず、半導体ウェーハにモノマーイオン(単原子イオン)の形態で水素イオンを注入して、半導体ウェーハの表層部に水素イオン注入領域を形成し、その後該表層部上にエピタキシャル層を形成した半導体エピタキシャルウェーハにおいては、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で表層部における深さ方向の水素濃度プロファイルを測定しても、水素濃度は検出下限以下であり、水素の濃度ピークは観察されない。これは、水素は軽元素であるため、エピタキシャル層形成時の加熱により水素が外方拡散し、半導体ウェーハ中に水素がほとんど残留しないためである。
特許文献1では、Cイオンのようにクラスターイオンの形態で水素を注入するとともに、ビーム電流値を50μm以上とすることによって、エピタキシャル層形成後であっても、半導体ウェーハの表層部に水素を高濃度に残留させることができ、当該表層部における深さ方向の水素濃度プロファイルにおいてピークが存在する半導体エピタキシャルウェーハを製造することができた。半導体ウェーハの表層部(すなわちエピタキシャル層の直下)に残留した水素は、エピタキシャル層に半導体デバイスを形成するデバイス形成プロセス時の熱処理によってエピタキシャル層に拡散し、エピタキシャル層内の欠陥をパッシベーションする。このため、特許文献1の半導体エピタキシャルウェーハをデバイス形成プロセスに供すれば、エピタキシャル層の結晶性が高まり、デバイス特性の向上が期待できる。
国際公開第2016/031328号公報
半導体ウェーハの表層部に残留した水素は、デバイス形成プロセス時に、エピタキシャル層内の界面準位欠陥を不活性化して、リーク電流の低減などデバイス特性の向上に寄与する。しかしながら、本発明者がさらに検討したところ、特許文献1では以下の点に改善の余地があることが判明した。すなわち、特許文献1では、半導体エピタキシャルウェーハを1100℃、30分といった高温のデバイス形成プロセスを模擬した熱処理に供した際に、エピタキシャル層が高い結晶性を有することを示していている。しかしながら、700℃以下といった低温の熱処理では、表層部に捕獲されている水素をエピタキシャル層に十分に拡散・供給できないことがわかった。近年はデバイス形成プロセスの低温化が進んでおり、低温のデバイス形成プロセスを行った場合でも、表層部に捕獲されている水素をエピタキシャル層に十分に拡散させて、エピタキシャル層内の欠陥をパッシベーションできることが望まれる。
そこで本発明は、上記課題に鑑み、低温のデバイス形成プロセスに供された場合でも、エピタキシャル層において水素によるパッシベーション効果が十分に得られる半導体エピタキシャルウェーハを製造することが可能な、半導体エピタキシャルウェーハの製造方法、及び半導体エピタキシャルウェーハの製造方法を用いた半導体デバイスの製造方法を提供することを目的とする。
上記課題を解決すべく、本発明者は鋭意研究を進め、以下の知見を得た。すなわち、構成元素として炭素、リン及び水素を含み、かつ、炭素原子数に対するリン原子数の比が0.5以上2.0以下を満たすクラスターイオンを用いた場合、エピタキシャル層形成後の半導体ウェーハ表層部における深さ方向の水素濃度プロファイルは、ローレンツ関数によるピーク分離処理によって2つのピークに分離可能な形状となった。そして、エピタキシャル層に近い方の第1ピークを構成する水素は、従来どおり、高温の熱処理によって拡散する一方で、低温の熱処理ではほとんど拡散しなかったが、エピタキシャル層から遠い方の第2ピークを構成する水素は、従来よりも低温の700℃の熱処理でも十分に拡散することがわかった。
上記知見に基づき完成した本発明の要旨構成は以下のとおりである。
(1)半導体ウェーハの表面に、構成元素として炭素、リン及び水素を含むクラスターイオンを照射して、該半導体ウェーハの表層部に、前記クラスターイオンの構成元素が固溶した改質層を形成する第1工程と、
前記半導体ウェーハの改質層上にエピタキシャル層を形成する第2工程と、
を有し、前記クラスターイオン中の炭素、リン及び水素の原子数をC(x,y,zは1以上の整数である。)で表記したとき、炭素原子数xに対するリン原子数yの比y/xが0.5以上2.0以下を満たすことを特徴とする半導体エピタキシャルウェーハの製造方法。
(2)xが1以上3以下、yが1以上3以下、zが1以上12以下である、上記(1)に記載の半導体エピタキシャルウェーハの製造方法。
(3)前記第1工程において、前記クラスターイオンのビーム電流値を50μA以上5000μA以下とする、上記(1)又は(2)に記載の半導体エピタキシャルウェーハの製造方法。
(4)前記半導体ウェーハがシリコンウェーハである、上記(1)〜(3)のいずれか一項に記載の半導体エピタキシャルウェーハの製造方法。
(5)上記(1)〜(4)のいずれか一項に記載の製造方法で製造された半導体エピタキシャルウェーハの前記エピタキシャル層に、半導体デバイスを形成することを特徴とする半導体デバイスの製造方法。
本発明の半導体エピタキシャルウェーハの製造方法によれば、低温のデバイス形成プロセスに供された場合でも、エピタキシャル層において水素によるパッシベーション効果が十分に得られる半導体エピタキシャルウェーハを製造することができる。本発明の半導体デバイスの製造方法によれば、デバイス形成プロセスが低温の場合でも、エピタキシャル層において水素によるパッシベーション効果が十分に得られる。
本発明の一実施形態による半導体エピタキシャルウェーハ100の製造方法を説明する摸式断面図である。 原料ガスとしてのトリメチルホスフィン(CP)から得られる種々のクラスターイオンのマスフラグメントを示すグラフである。 (A)は、実験例1におけるエピタキシャルシリコンウェーハの水素濃度プロファイルを示すグラフであり、(B)は、(A)の水素濃度プロファイルのピーク分離を行ったグラフである。 (A)は、実験例1において、エピタキシャルシリコンウェーハに700℃で30分の熱処理を施した後の、エピタキシャルシリコンウェーハの水素濃度プロファイルを示すグラフであり、(B)は、(A)の水素濃度プロファイルのピーク分離を行ったグラフである。 (A)は、実験例1において、エピタキシャルシリコンウェーハに種々の温度及び時間で熱処理を施した際の、第1ピーク成分のピーク濃度の減少を示すグラフであり、(B)は、実験例1において、エピタキシャルシリコンウェーハに種々の温度及び時間で熱処理を施した際の、第2ピーク成分のピーク濃度の減少を示すグラフである。 (A)は、実験例1における第1ピーク成分のアレニウスプロットを示すグラフであり、(B)は、実験例1における第2ピーク成分のアレニウスプロットを示すグラフである。 (A)は、実験例2のNo.1(発明例)におけるエピタキシャルシリコンウェーハの、シリコンウェーハとシリコンエピタキシャル層との界面近傍の断面TEM画像であり、(B)は、実験例2のNo.3(比較例)におけるエピタキシャルシリコンウェーハの、シリコンウェーハとシリコンエピタキシャル層との界面近傍の断面TEM画像である。
以下、図面を参照しつつ本発明の実施形態を詳細に説明する。なお、図1では説明の便宜上、実際の厚さの割合とは異なり、半導体ウェーハ10に対して改質層14、およびエピタキシャル層18の厚さを誇張して示す。
(半導体エピタキシャルウェーハの製造方法)
本発明の一実施形態による半導体エピタキシャルウェーハ100の製造方法は、図1に示すように、半導体ウェーハ10の表面10Aに、構成元素として炭素、リン及び水素を含むクラスターイオン12を照射して、該半導体ウェーハ10の表層部に、前記クラスターイオン12の構成元素が固溶した改質層14を形成する第1工程(図1ステップA,B)と、前記半導体ウェーハ10の改質層14上にエピタキシャル層18を形成する第2工程(図1ステップC)と、を有する。エピタキシャル層18は、裏面照射型固体撮像素子等の半導体素子を製造するためのデバイス層となる。
[第1工程]
半導体ウェーハ10としては、例えばシリコン、化合物半導体(GaAs、GaN、SiC)からなり、表面にエピタキシャル層を有しないバルクの単結晶ウェーハが挙げられるが、裏面照射型固体撮像素子を製造する場合、一般的にはバルクの単結晶シリコンウェーハを用いる。また、半導体ウェーハ10として、チョクラルスキ法(CZ法)や浮遊帯域溶融法(FZ法)により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、より高いゲッタリング能力を得るために、半導体ウェーハ10に炭素および/または窒素を添加してもよい。さらに、半導体ウェーハ10に任意のドーパントを所定濃度添加して、いわゆるn+型もしくはp+型、またはn−型もしくはp−型の基板としてもよい。
また、半導体ウェーハ10としては、バルク半導体ウェーハ表面に半導体エピタキシャル層が形成されたエピタキシャルウェーハを用いてもよい。例えば、バルクの単結晶シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハである。シリコンエピタキシャル層は、CVD法により一般的な条件で形成することができる。エピタキシャル層は、厚さが0.1〜20μmの範囲内とすることが好ましく、0.2〜10μmの範囲内とすることがより好ましい。この場合、半導体エピタキシャルウェーハ100は、エピタキシャル層18と、図示しない半導体ウェーハのエピタキシャル層とを含む複数のエピタキシャル層を有する。
第1工程では、半導体ウェーハ10の表面10Aに、構成元素として炭素、リン及び水素を含むクラスターイオン12を照射する。本明細書において「クラスターイオン」とは、電子衝撃法により、ガス状分子に電子を衝突させてガス状分子の結合を解離させることで種々の原子数の原子集合体とし、フラグメントを起こさせて当該原子集合体をイオン化させ、イオン化された種々の原子数の原子集合体の質量分離を行って、特定の質量数のイオン化された原子集合体を抽出して得られる。すなわち、クラスターイオンは、原子が複数集合して塊となったクラスターに正電荷または負電荷を与え、イオン化したものであり、炭素イオンなどの単原子イオンや、一酸化炭素イオンなどの単分子イオンとは明確に区別される。クラスターイオンの構成原子数は、通常5個〜100個程度である。このような原理を用いたクラスターイオン注入装置として、例えば日新イオン機器株式会社製のCLARIS(登録商標)を用いることができる。
半導体ウェーハ10としてのシリコンウェーハに、炭素、リン及び水素を含むクラスターイオン12を照射すると、その照射エネルギーでシリコンは瞬間的に1350〜1400℃程度の高温状態となり、融解する。その後、シリコンは急速に冷却され、シリコンウェーハ中の表面近傍に炭素、リン及び水素が固溶する。すなわち、本明細書における「改質層」とは、照射するクラスターイオンの構成元素である炭素、リン及び水素が半導体ウェーハ表層部の結晶の格子間位置または置換位置に固溶した層を意味する。そして、改質層は、半導体ウェーハの深さ方向における炭素、リン及び水素の濃度プロファイルにおいて、少なくとも1つの元素の濃度がバックグラウンドよりも高く検出される領域として特定され、概ね、半導体ウェーハの表面から500nm以下の表層部となる。
詳細は実施例において実験結果に基づいて説明するが、本実施形態では、クラスターイオン12中の炭素、リン及び水素の原子数をC(x,y,zは1以上の整数である。)で表記したとき、炭素原子数xに対するリン原子数yの比y/xが0.5以上2.0以下を満たすクラスターイオンを用いることが肝要である。これにより、後述のエピタキシャル成長(第2工程)後であっても、改質層14中に水素を十分に残留させるとともに、低温のデバイス形成プロセスを模擬した熱処理を行った場合にも、改質層14に捕獲されている水素をエピタキシャル層18に拡散させることができる。このような効果をより確実に得る観点からは、クラスターイオン12は、構成元素として炭素、リン及び水素からなるクラスターイオン、すなわちクラスターサイズがC(x,y,zは1以上の整数である。)で表記されるクラスターイオンであることが好ましい。
本発明を限定することはないが、本発明者は、このような効果が得られるメカニズムを以下のように考えている。
まず、背景技術欄にも記載したように、半導体ウェーハにモノマーイオン(単原子イオン)の形態で水素イオンを注入した場合には、注入直後での、半導体ウェーハ表層部における深さ方向の水素濃度プロファイルで1×1020atoms/cm程度のピーク濃度が得られたとしても、エピタキシャル成長後には、該水素濃度プロファイルにおいてピークは消失し、水素濃度は検出下限以下となる。なお、現状のSIMSによる検出技術では、水素濃度の検出下限は7.0×1016atoms/cmである。
これに対して本実施形態では、水素をクラスターイオンの形態で半導体ウェーハに照射することによって、半導体ウェーハの表層部に多量の欠陥(ダメージ)を形成することができる。その結果、エピタキシャル成長時の熱処理によって多くの水素が外方拡散してしまうものの、表層部の欠陥には補足された水素はエピタキシャル成長後にも表層部に残留する。その結果、クラスターイオンの照射直後に1×1020atoms/cm程度のピーク濃度となる程度に水素を注入した場合には、エピタキシャル成長後の水素濃度プロファイルにおいても、1×1018atoms/cm前後のピーク濃度のピークが検出される。この改質層中に残留した水素は、後のデバイス形成プロセス時の熱処理によってエピタキシャル層に拡散し、エピタキシャル層内の欠陥をパッシベーションする。
さらに本実施形態では、クラスターサイズCにおいてy/xが0.5以上2.0以下を満たすクラスターイオンを用いることによって、デバイス形成プロセス時の熱処理が低温であっても、改質層中に残留した多くの水素をエピタキシャル層に拡散させて、エピタキシャル層において水素によるパッシベーション効果を十分に得ることができる。これは、以下のようなメカニズムと推測される。すなわち、上記のような特定のクラスターイオンを用いた場合、改質層中に残留する水素は、C−H2結合の状態で改質層中に残留する水素と、P−H結合の状態で改質層中に残留する水素とに分類される。前者の水素がC−H2結合を脱離する際の活性化エネルギーは大きいため、前者の水素は、高温のデバイス形成プロセスの場合にはC−H2結合から脱離してエピタキシャル層に拡散するが、低温のデバイス形成プロセスの場合にはC−H2結合から脱離しない。これに対して、後者の水素がP−H結合を脱離する際の活性化エネルギーは小さいため、後者の水素は、低温のデバイス形成プロセスであっても、P−H結合から脱離してエピタキシャル層に拡散する。実際、実施例(図3(B)参照)において後述するように、本実施形態では、エピタキシャル成長後の水素濃度プロファイルは、ローレンツ関数によるピーク分離処理によって、C−H2結合状態の水素に起因する第1ピークと、P−H結合状態の水素に起因する第2ピークに分離することができた。そして、700℃、30分の低温デバイス形成プロセスを模擬した熱処理を行ったところ、第1ピークのピーク濃度は少ししか低下しなかったのに対して、第2ピークのピーク濃度は大きく低下した(図4(B)参照)。
y/xが0.5未満のクラスターイオンを用いる場合、炭素に対するリンの割合が低すぎて、P−H結合状態の水素がほとんど改質層に残存せず、その結果、低温のデバイス形成プロセス時に拡散する水素濃度が十分でない。よって、低温のデバイス形成プロセス時に、エピタキシャル層において水素によるパッシベーション効果が十分に得られない。また、y/xが2.0超えのクラスターイオンを用いる場合、炭素に対するリンの割合が高すぎて、リンに起因した転位ループ等の注入欠陥が改質層中に形成される。その場合、注入欠陥への水素の捕獲が起きて、捕獲された水素は低温でのデバイス形成プロセス時に拡散しない。その結果、やはり低温のデバイス形成プロセス時に、エピタキシャル層において水素によるパッシベーション効果が十分に得られない。よって、実施形態では、y/xが0.5以上2.0以下を満たすクラスターイオンを用いる。
クラスターイオンの照射条件としては、クラスターイオンのクラスターサイズ、ドーズ量、クラスターイオンの加速電圧、およびビーム電流値等が挙げられる。
クラスターサイズは2〜100個、好ましくは60個以下、より好ましくは50個以下で適宜設定することができる。本明細書において「クラスターサイズ」とは、1つのクラスターを構成する原子の個数を意味する。クラスターサイズの調整は、ノズルから噴出されるガスのガス圧力および真空容器の圧力、イオン化する際のフィラメントへ印加する電圧などを調整することにより行うことができる。なお、クラスターサイズは、四重極高周波電界による質量分析またはタイムオブフライト質量分析によりクラスター個数分布を求め、クラスター個数の平均値をとることにより求めることができる。
ただし、本実施形態では、クラスターサイズCにおける、xは1以上3以下、yは1以上3以下、zは1以上12以下とすることがより好ましい。前記クラスターサイズが好適な理由として、小サイズのクラスターイオンビームを制御し易いためである。また、Pの原子数が多くなりすぎると、水素捕獲に寄与する欠陥形成が促進される。そのため、上記記載の原子数の範囲において、y/xが0.5以上2.0以下を満たすクラスターイオンを用いることが好ましい。
クラスターイオンの原料となるガス状分子は、上記クラスターサイズのクラスターイオンを得ることができるものであれば特に限定されないが、例えば、トリメチルホスフィン(CP)、ホスホール(CP)、ビス−ジメチルホスフィノエタン(C16)、ジメチルホスフィノプロピル(C1536)、トリフェニルホスフィン(C1815P)、ジフェニルホスフィノメチルエタン(C4139)等を挙げることができる。ただし、これらの原料ガスからはそれぞれ種々のサイズのクラスターイオンを生成することができる。例えば、図2に示すように、トリメチルホスフィン(CP)からは、CPH、CPH、及びCPH(zは1〜7)の3種類のフラグメントを得ることができる。本実施形態では、これらの種々のサイズのクラスターイオンから、y/xが0.5以上2.0以下を満たすクラスターイオンを抽出して、半導体ウェーハの表面に照射する。
クラスターイオンのドーズ量は、イオン照射時間を制御することにより調整することができる。クラスターイオンを構成する各元素のドーズ量は、クラスターイオン種と、クラスターイオンのドーズ量(Cluster/cm)で定まる。本実施形態では第2工程後においても水素が高濃度に残存するよう、水素のドーズ量を1×1013〜1×1016atoms/cmとすることが好ましく、より好ましくは5×1013atoms/cm以上とする。1×1013atoms/cm未満の場合、エピタキシャル層形成時に水素が拡散してしまう可能性があり、1×1016atoms/cm超えの場合、エピタキシャル層18の表面に大きなダメージを与えるおそれがあるからである。
また、炭素のドーズ量は1×1013〜1×1017atoms/cmとすることが好ましく、より好ましくは5×1013atoms/cm以上5×1016atoms/cm以下とする。炭素のドーズ量が1×1013atoms/cm未満の場合、十分なゲッタリング能力が得られない場合があり、炭素のドーズ量が1×1016atoms/cm超えの場合、半導体ウェーハ10の表面10Aに与えられるダメージが大きく、第2工程後にエピタキシャル層18の表面に多数の欠陥が形成されるおそれがある。
リンのドーズ量は、y/xが0.5以上2.0以下であることから、炭素のドーズ量の0.5倍以上2.0倍以下となる。
クラスターイオンの加速電圧は、クラスターサイズとともに、改質層における構成元素の深さ方向の濃度プロファイルのピーク位置に影響を与える。本実施形態においては、クラスターイオンの加速電圧を、0keV/Cluster超え200keV/Cluster未満とすることができ、100keV/Cluster以下とすることが好ましく、80keV/Cluster以下とすることがさらに好ましい。なお、加速電圧の調整には、(1)静電加速、(2)高周波加速の2方法が一般的に用いられる。前者の方法としては、複数の電極を等間隔に並べ、それらの間に等しい電圧を印加して、軸方向に等加速電界を作る方法がある。後者の方法としては、イオンを直線状に走らせながら高周波を用いて加速する線形ライナック法がある。
既述のとおり水素イオンは軽元素であるために、エピタキシャル層18形成時などの熱処理により拡散しやすく、エピタキシャル層形成後の半導体ウェーハ中に留まり難い傾向にある。そのため、クラスターイオン照射によって水素の析出領域を局所的にかつ高濃度にすることに加えて、クラスターイオン12のビーム電流値を50μA以上として、水素イオンを比較的短時間で半導体ウェーハ10の表面10Aに照射して表層部のダメージを大きくすることが好ましい。ビーム電流値を50μA以上とすることでダメージが大きくなり、後続のエピタキシャル層18形成後においても、半導体ウェーハ10のエピタキシャル層18側の表層部において、水素が高濃度に残存しやすくなる。この目的のため、クラスターイオン12のビーム電流値を100μA以上とすることが好ましく、300μA以上とすることがより好ましい。一方、ビーム電流値が過大になると、エピタキシャル層18にエピタキシャル欠陥が過剰に発生するおそれがあるので、ビーム電流値を5000μA以下とすることが好ましい。なお、クラスターイオン12のビーム電流値は、例えば、イオン源における原料ガスの分解条件を変更することにより調整することができる。
[第2工程]
改質層14上に形成するエピタキシャル層18としては、シリコンエピタキシャル層が挙げられ、一般的な条件により形成することができる。例えば、水素をキャリアガスとして、ジクロロシラン、トリクロロシランなどのソースガスをチャンバー内に導入し、使用するソースガスによっても成長温度は異なるが、概ね1000〜1200℃の範囲の温度でCVD法により半導体ウェーハ10上にエピタキシャル成長させることができる。エピタキシャル層18は、厚さを1〜15μmの範囲内とすることが好ましい。厚さが1μm未満の場合、半導体ウェーハ10からのドーパントの外方拡散によりエピタキシャル層18の抵抗率が変化してしまう可能性があり、また、15μm超えの場合、固体撮像素子の分光感度特性に影響が生じるおそれがあるためである。
このようにして得られた半導体エピタキシャルウェーハ100において、改質層14における深さ方向の水素濃度プロファイルは、典型的には図3(A)に示すように、1つのピークを有し、当該ピークのピーク位置よりも左側(エピタキシャル層/半導体ウェーハの界面に近づく方向)は、ガウシアン分布に従う形状であり、当該ピークのピーク位置よりも右側(エピタキシャル層/半導体ウェーハの界面から離れる方向)は、ガウシアン分布に従う形状よりも膨らんだショルダー部を有する形状となることが好ましい。このような形状の水素濃度プロファイルは、典型的には図3(B)に示すように、ローレンツ関数によるピーク分離処理によって、ガウシアン分布に従う形状を有する2つのピークに分離可能である。
ピーク分離前の水素濃度プロファイルにおけるピーク濃度は1.0×1017atoms/cm以上6.0×1018atoms/cm以下となることが好ましく、ピーク幅は20〜200nmの範囲内となることが好ましい。なお、ピーク幅とは、水素の検出下限以上の部分をピークとみなした際の幅をいうものとする。
エピタキシャル層/半導体ウェーハの界面に近い方の第1ピークのピーク濃度は、1.0×1017atoms/cm以上5.0×1018atoms/cm以下となることが好ましい。第1ピークのピーク幅は、10〜150nmの範囲内となることが好ましい。
エピタキシャル層/半導体ウェーハの界面から遠い方の第2ピークは、ピーク分離前の水素濃度プロファイルにおけるショルダー部の原因となるものであり、そのピーク濃度は、1.0×1017atoms/cm以上4.0×1018atoms/cm以下となることが好ましい。第2ピークのピーク幅は、10〜150nmの範囲内となることが好ましい。
第1ピークのピーク位置は、エピタキシャル層/半導体ウェーハの界面からの深さで60〜100nmの範囲内に存在し、第2ピークのピーク位置は、第1ピークのピーク位置よりも20〜60nmだけ深い位置であることが好ましい。
なお、第1工程の後、第2工程に先立ち、半導体ウェーハ10に対して結晶性回復のための回復熱処理を行うことも好ましい。この場合の回復熱処理としては、例えば窒素ガスまたはアルゴンガスなどの雰囲気下、900℃以上1100℃以下の温度で、10分以上60分以下の間、半導体ウェーハ10を保持すればよい。また、RTA(Rapid Thermal Annealing)やRTO(Rapid Thermal Oxidation)などの、エピタキシャル装置とは別個の急速昇降温熱処理装置などを用いて回復熱処理を行うこともできる。
以上、本実施形態による半導体エピタキシャルウェーハの製造方法では、P−H結合状態の水素は、例えば400℃以上700℃以下という低温のデバイス形成プロセス時にもエピタキシャル層に拡散し、C−H2結合状態の水素は、例えば700℃超えの高温のデバイス形成プロセス時にエピタキシャル層に拡散する。そのため、幅広い温度範囲のデバイス形成プロセスに対応して、エピタキシャル層において水素によるパッシベーション効果を十分に得ることができる。
(半導体デバイスの製造方法)
本発明の一実施形態による半導体デバイスの製造方法は、上記の製造方法で製造された半導体エピタキシャルウェーハ100の表面に位置するエピタキシャル層18に、半導体デバイスを形成することを特徴とする。この製造方法によれば、デバイス形成プロセスが低温の場合でも、エピタキシャル層において水素によるパッシベーション効果が十分に得られる。
(実験例1)
CZ単結晶シリコンインゴットから得たn−型シリコンウェーハ(直径:300mm、厚み:775μm、ドーパント種類:リン、抵抗率:20Ω・cm)を用意した。次いで、クラスターイオン発生装置(日新イオン機器社製、CLARIS(登録商標))を用いて、原料ガスとしてトリメチルホスフィン(CP)を用いてCPHクラスターイオン(Cにおいてy/x=1.0)を生成及び抽出し、加速電圧80keV/Cluster(水素1原子あたりの加速電圧1.74keV/atom、炭素1原子あたりの加速電圧20.9keV/atom、リン1原子あたり53.9keV/atom)の照射条件でシリコンウェーハの表面に照射した。なお、クラスターイオンを照射した際のドーズ量を1.0×1015cluster/cmとした。水素原子数に換算すると2.0×1015atoms/cmであり、炭素原子数に換算すると1.0×1015atoms/cmであり、リン原子数に換算すると1.0×1015atoms/cmである。また、クラスターイオンのビーム電流値を550μAとした。
次いで、クラスターイオン照射後のシリコンウェーハを枚葉式エピタキシャル成長装置(アプライドマテリアルズ社製)内に搬送し、装置内で1120℃の温度で30秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガスとして、1120℃でCVD法により、シリコンウェーハの改質層が形成された側の表面上にシリコンエピタキシャル層(厚さ:4.9μm、ドーパント種類:リン、抵抗率:10Ω・cm)をエピタキシャル成長させて、エピタキシャルシリコンウェーハを得た。
[評価1:SIMSによる水素濃度プロファイル評価]
上記の製造条件で得たエピタキシャルシリコンウェーハについて、SIMS測定により、シリコンエピタキシャル層表面からの深さ方向における炭素、リン及び水素の濃度プロファイルを測定した。その結果、シリコンウェーハの表層部120nm(つまり、シリコンエピタキシャル層/シリコンウェーハの界面から120nm)において、改質層が特定された。
図3(A)に、得られた水素濃度プロファイルを示す。図3(A)に示されるように、水素濃度プロファイルは、1つのピークを有し、当該ピークのピーク位置よりも左側はガウシアン分布に従う形状であり、当該ピークのピーク位置よりも右側は、ガウシアン分布に従う形状よりも膨らんだショルダー部を有する形状になっていた。ピーク濃度は1.8×1018atoms/cmであり、ピーク幅は110nmである。この水素濃度プロファイルは、図3(B)に示すように、ローレンツ関数によるピーク分離処理によって、ガウシアン分布に従う形状を有する2つのピークに分離可能であった。エピタキシャル層/半導体ウェーハの界面に近い方の第1ピークのピーク濃度は、1.2×1018atoms/cmであり、第1ピークのピーク幅は50nmである。エピタキシャル層/半導体ウェーハの界面から遠い方の第2ピークのピーク濃度は8.2×1017atoms/cmであり、第2ピークのピーク幅は100nmである。第1ピークのピーク位置は、エピタキシャル層/半導体ウェーハの界面からの深さで80nmに存在し、第2ピークのピーク位置は、第1ピークのピーク位置よりも30nmだけ深い位置に存在する。
次に、上記の製造条件で得たエピタキシャルシリコンウェーハに対して、窒素雰囲気下で700℃、30分の熱処理を施し、その後、同様に水素濃度プロファイルを測定した。図4(A)に、得られた水素濃度プロファイルを示す。この水素濃度プロファイルも、図4(B)に示すように、ローレンツ関数によるピーク分離処理によって、ガウシアン分布に従う形状を有する2つのピークに分離可能であった。第1ピークのピーク濃度は9.8×1017atoms/cmであり、第2ピークのピーク濃度は4.4×1017atoms/cmである。この結果から、第1のピークは熱処理によってピーク濃度が82%にしか減少しなかったのに対して、第2のピークは熱処理によってピーク濃度が53%に減少した。
そこで、上記の製造条件で得たエピタキシャルシリコンウェーハに対して、窒素雰囲気下で、熱処理温度を700℃、900℃、及び1100℃として、それぞれにおいて熱処理時間を10分、30分、又は60分とした熱処理を施し、その後、同様に水素濃度プロファイルをSIMSにより測定した。そして、前述の第1ピークおよび第2ピークにピーク分離して、熱処理後の各ピークのピーク濃度の減少率を求めた。第1ピークの結果を図5(A)に、第2ピークの結果を図5(B)に示す。なお、各ピークのピーク濃度の減少率として、熱処理前の水素ピーク濃度をC、熱処理後の水素ピーク濃度をCとし、Cに対するCの比C/Cを用いた。図5(A)に示されるように、第1ピークについては、熱処理温度が900℃及び1100℃の場合にはピーク濃度が大きく減少したのに対して、熱処理温度が700℃の場合には、熱処理時間が60分間であってもピーク濃度は20%弱しか減少しない。このことから、第1ピークを構成する水素は、900℃及び1100℃の熱処理では大部分がエピタキシャル層に拡散するものの、700℃の熱処理では、エピタキシャル層への拡散が不十分であることがわかる。一方、図5(B)に示されるように、第2ピークについては、熱処理温度が700℃の場合であっても、たった10分間の熱処理でピーク濃度が約50%も減少している。このことから、第2ピークを構成する水素は700℃の熱処理でもエピタキシャル層への拡散が不十分であることがわかる。すなわち、第2ピークを構成する水素の方が、第1ピークを構成する水素よりも、水素脱離の反応速度が速いと考えられる。
そこで、水素脱離の活性化エネルギーを求めるため、以下の反応モデルを仮定した。各ピークの水素について、水素の脱離および逆反応である水素の吸着(捕獲)が生ずる反応速度式(1)を仮定した。
上記式(1)中、[H]は改質層に吸着される水素の濃度を表し、[H]は改質層から脱離して拡散する水素の濃度を表し、kは水素脱離反応の速度定数を表し、kは水素吸着反応の速度定数を表す。なお、tは時間を意味する。
上記式(1)において、初期条件(t=0)のときに[H]=C、[H]=0であるとし、熱処理後において[H]=Cであるとすると、Cに対するCの比は下記式(2)のとおりである。
図5(A)及び図5(B)により得られた結果のそれぞれから、アレニウスの式(k=exp(−E/kT);kは反応速度定数、Eは活性化エネルギー、kはボルツマン定数、Tは熱処理温度)に基づくアレニウスプロットを作成した。結果を図6(A)及び図6(B)に示す。データフィッティングした結果、図6(A)に基づき、第1ピークでの水素脱離の活性化エネルギーは0.77eVであり、水素吸着の活性化エネルギーは0.008eVであった。また、図6(B)に基づき、第1ピークでの水素脱離の活性化エネルギーは0.47eVであり、水素吸着の活性化エネルギーは0.016eVであった。
第1ピークでの水素脱離の活性化エネルギー0.77eVは、C−H2結合エネルギーの0.80eVとほぼ同じであることから、第1ピークを構成する水素は、C−H2結合状態の水素であると推測される。また、改質層に存在する元素は炭素、リン、水素と基板であることから、水素が形成している結合状態の可能性として、他にはP−H結合が考えられる。P−H結合エネルギーは0.3〜0.4eVである。P−H結合が解離すると単原子水素となる。単原子水素における拡散の活性化エネルギーの0.48eVは、第2ピークでの水素脱離の活性化エネルギー0.47eVとほぼ同じである。よって、第2ピークを構成する水素は、P−H結合状態の水素であると推測される。そして、第2ピークを構成する水素は、第1ピークを構成する水素よりも低いエネルギーで脱離することから、より低い熱処理温度で脱離して、エピタキシャル層に拡散することが理解できる。
(実験例2)
実験例1では、原料ガスとしてトリメチルホスフィン(CP)を用いてCPHクラスターイオンを生成及び抽出してシリコンウェーハに照射したが、本実験例2では、表1に示す種々の原料ガスから種々のクラスターイオン種を生成し、シリコンウェーハに照射した。実験例1と同様に、加速電圧は80keV/Clusterとし、ドーズ量は1.0×1015cluster/cmとし、クラスターイオンのビーム電流値は550μAとした。次いで、実験例1と同じ条件でシリコンエピタキシャル層を形成して、エピタキシャルシリコンウェーハを得た。なお、実験例1のクラスターイオン条件は、表1中のNo.1に相当する。
[TEM観察による転位ループの有無の評価]
各水準で得られたエピタキシャルシリコンウェーハについて、改質層周辺の断面をTEM(Transmission Electron Microscope:透過型電子顕微鏡)により観察した。代表して、No.1(発明例)の断面TEM画像を図7(A)に、No.3(比較例)の断面TEM画像を図7(B)に示す。図7(B)に示されるように、y/xが3.0のNo.3では、リンに起因するものと思われる転位ループが改質層中の比較的深い領域に形成されていることが確認された。一方で、図7(A)に示されるように、y/xが1.0のNo.1では、このような転位ループは確認されなかった。その他の水準でも同様に、転位ループは確認されなかった。この結果を表1にまとめている。
[低温熱処理時の水素拡散量の評価]
低温熱処理時の水素拡散量の評価方法として、低温熱処理である700℃、30分の熱処理をおこなった際の第2ピークの減少量を求めた。求め方は700℃、30分の熱処理前の第2ピークに対してSIMS測定の検出下限値の7.0×1016atoms/cm以上の領域の積分をおこない面積濃度を算出する。その後700℃、30分の熱処理後の第2ピークの面積濃度も同様に算出をおこない、その差を低温熱処理時の水素拡散量とした。低温熱処理時の水素拡散量の評価の基準として、Si(100)/SiO界面における界面準位密度が1.0×1010〜1.0×1011atoms/cmであることから、1.0×1010atoms/cm以下の場合、デバイスプロセスにおけるパッシベーション効果が期待できない可能性がある。そのため、低温熱処理時の水素拡散量の評価基準として1.0×1010atoms/cmを設定した。
表1から明らかなように、y/xが0.5以上2.0以下のクラスターイオンを用いた発明例では、低温熱処理時の水素拡散量が多かったのに対して、y/xが0.5未満又は2.0超えの比較例では、低温熱処理時の水素拡散量が十分ではなかった。
本発明の半導体エピタキシャルウェーハの製造方法によれば、低温のデバイス形成プロセスに供された場合でも、エピタキシャル層において水素によるパッシベーション効果が十分に得られる半導体エピタキシャルウェーハを製造することができる。
100 半導体エピタキシャルウェーハ
10 半導体ウェーハ
10A 半導体ウェーハの表面
12 クラスターイオン
14 改質層
18 エピタキシャル層

Claims (5)

  1. 半導体ウェーハの表面に、構成元素として炭素、リン及び水素を含むクラスターイオンを照射して、該半導体ウェーハの表層部に、前記クラスターイオンの構成元素が固溶した改質層を形成する第1工程と、
    前記半導体ウェーハの改質層上にエピタキシャル層を形成する第2工程と、
    を有し、前記クラスターイオン中の炭素、リン及び水素の原子数をC(x,y,zは1以上の整数である。)で表記したとき、炭素原子数xに対するリン原子数yの比y/xが0.5以上2.0以下を満たすことを特徴とする半導体エピタキシャルウェーハの製造方法。
  2. xが1以上3以下、yが1以上3以下、zが1以上12以下である、請求項1に記載の半導体エピタキシャルウェーハの製造方法。
  3. 前記第1工程において、前記クラスターイオンのビーム電流値を50μA以上5000μA以下とする、請求項1又は2に記載の半導体エピタキシャルウェーハの製造方法。
  4. 前記半導体ウェーハがシリコンウェーハである、請求項1〜3のいずれか一項に記載の半導体エピタキシャルウェーハの製造方法。
  5. 請求項1〜4のいずれか一項に記載の製造方法で製造された半導体エピタキシャルウェーハの前記エピタキシャル層に、半導体デバイスを形成することを特徴とする半導体デバイスの製造方法。
JP2018033818A 2018-02-27 2018-02-27 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 Active JP6801682B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2018033818A JP6801682B2 (ja) 2018-02-27 2018-02-27 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
DE112019001022.0T DE112019001022T5 (de) 2018-02-27 2019-01-08 Verfahren zur herstellung eines epitaktischen halbleiterwafers und verfahren zur herstellung eines halbleiterbauelements
KR1020207013737A KR102382500B1 (ko) 2018-02-27 2019-01-08 반도체 에피택셜 웨이퍼의 제조 방법 및 반도체 디바이스의 제조 방법
PCT/JP2019/000239 WO2019167430A1 (ja) 2018-02-27 2019-01-08 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
US16/966,291 US11195716B2 (en) 2018-02-27 2019-01-08 Method of producing semiconductor epitaxial wafer and method of producing semiconductor device
CN201980015684.3A CN111902911B (zh) 2018-02-27 2019-01-08 半导体外延晶片的制造方法以及半导体器件的制造方法
TW108102481A TWI683350B (zh) 2018-02-27 2019-01-23 半導體磊晶晶圓之製造方法以及半導體元件的製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018033818A JP6801682B2 (ja) 2018-02-27 2018-02-27 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2019149486A true JP2019149486A (ja) 2019-09-05
JP6801682B2 JP6801682B2 (ja) 2020-12-16

Family

ID=67805718

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018033818A Active JP6801682B2 (ja) 2018-02-27 2018-02-27 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法

Country Status (7)

Country Link
US (1) US11195716B2 (ja)
JP (1) JP6801682B2 (ja)
KR (1) KR102382500B1 (ja)
CN (1) CN111902911B (ja)
DE (1) DE112019001022T5 (ja)
TW (1) TWI683350B (ja)
WO (1) WO2019167430A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017004143T5 (de) * 2016-08-19 2019-05-02 Rohm Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung
JP6988843B2 (ja) * 2019-02-22 2022-01-05 株式会社Sumco 半導体エピタキシャルウェーハ及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009540535A (ja) * 2006-06-12 2009-11-19 セムイクウィップ・インコーポレーテッド イオン源および蒸発装置とともに用いられる蒸気運搬システム
JP2012505550A (ja) * 2008-10-08 2012-03-01 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 分子イオンのイオン注入技術
JP2014099482A (ja) * 2012-11-13 2014-05-29 Sumco Corp 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP2016051729A (ja) * 2014-08-28 2016-04-11 株式会社Sumco 半導体エピタキシャルウェーハおよびその製造方法、ならびに、固体撮像素子の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114409A (ja) * 2008-10-10 2010-05-20 Sony Corp Soi基板とその製造方法、固体撮像装置とその製造方法、および撮像装置
US20130299954A1 (en) * 2010-11-30 2013-11-14 Kyocera Corporation Composite substrate and method of manufacturing the same
JP6278591B2 (ja) * 2012-11-13 2018-02-14 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP6065848B2 (ja) * 2014-01-07 2017-01-25 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP6137165B2 (ja) * 2014-12-25 2017-05-31 株式会社Sumco 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法
US10026843B2 (en) * 2015-11-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structure of semiconductor device, manufacturing method thereof, and manufacturing method of active region of semiconductor device
JP6459948B2 (ja) * 2015-12-15 2019-01-30 株式会社Sumco 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法
JP6493197B2 (ja) * 2015-12-18 2019-04-03 株式会社Sumco シリコンゲルマニウムエピタキシャルウェーハの製造方法およびシリコンゲルマニウムエピタキシャルウェーハ
JP6504082B2 (ja) * 2016-02-29 2019-04-24 株式会社Sumco 半導体エピタキシャルウェーハおよびその製造方法ならびに固体撮像素子の製造方法
JP6750351B2 (ja) * 2016-07-05 2020-09-02 株式会社Sumco クラスターイオンビーム生成方法およびそれを用いたクラスターイオンビーム照射方法
JP6737066B2 (ja) * 2016-08-22 2020-08-05 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、及び固体撮像素子の製造方法
JP2017175145A (ja) 2017-05-01 2017-09-28 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009540535A (ja) * 2006-06-12 2009-11-19 セムイクウィップ・インコーポレーテッド イオン源および蒸発装置とともに用いられる蒸気運搬システム
JP2012505550A (ja) * 2008-10-08 2012-03-01 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 分子イオンのイオン注入技術
JP2014099482A (ja) * 2012-11-13 2014-05-29 Sumco Corp 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP2016051729A (ja) * 2014-08-28 2016-04-11 株式会社Sumco 半導体エピタキシャルウェーハおよびその製造方法、ならびに、固体撮像素子の製造方法

Also Published As

Publication number Publication date
DE112019001022T5 (de) 2020-11-12
TW201937562A (zh) 2019-09-16
US11195716B2 (en) 2021-12-07
CN111902911B (zh) 2023-09-19
KR20200074964A (ko) 2020-06-25
TWI683350B (zh) 2020-01-21
KR102382500B1 (ko) 2022-04-01
JP6801682B2 (ja) 2020-12-16
WO2019167430A1 (ja) 2019-09-06
US20200373158A1 (en) 2020-11-26
CN111902911A (zh) 2020-11-06

Similar Documents

Publication Publication Date Title
TWI567791B (zh) A semiconductor epitaxial wafer and a method for manufacturing the same, and a method for manufacturing the solid-state photographic element
USRE49657E1 (en) Epitaxial wafer manufacturing method and epitaxial wafer
JP6459948B2 (ja) 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法
TW201742155A (zh) 半導體磊晶晶圓及其製造方法以及固體攝像元件的製造方法
US11935745B2 (en) Semiconductor epitaxial wafer and method of producing semiconductor epitaxial wafer, and method of producing solid-state imaging device
WO2019167430A1 (ja) 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
CN113454756B (zh) 半导体外延晶片及其制造方法
TW201937558A (zh) 半導體磊晶晶圓的製造方法
JP6791293B2 (ja) エピタキシャルシリコンウェーハの製造方法
JP7264012B2 (ja) エピタキシャルシリコンウェーハのパッシベーション効果評価方法
WO2019167901A1 (ja) エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
JP2020035922A (ja) 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
JP2020136566A (ja) エピタキシャルシリコンウェーハの製造方法
JP2017175143A (ja) 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201009

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201027

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201109

R150 Certificate of patent or registration of utility model

Ref document number: 6801682

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250