JP2020035922A - 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 - Google Patents
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(1)半導体ウェーハの表面に、構成元素として炭素及び水素を含むクラスターイオンを照射して、該半導体ウェーハの表層部に、前記クラスターイオンの構成元素が固溶した改質層を形成する第1工程と、
前記半導体ウェーハの改質層上にエピタキシャル層を形成して、半導体エピタキシャルウェーハを得る第2工程と、
を有し、
前記第2工程の後に、前記半導体エピタキシャルウェーハを、水素を含む雰囲気下で500℃以上800℃以下の一定温度に保持する熱処理を行うことを特徴とする半導体エピタキシャルウェーハの製造方法。
本発明の一実施形態による半導体エピタキシャルウェーハ100の製造方法は、図1に示すように、半導体ウェーハ10の表面10Aに、構成元素として炭素及び水素を含むクラスターイオン12を照射して、該半導体ウェーハ10の表層部に、前記クラスターイオンの構成元素が固溶した改質層14を形成する第1工程(図1ステップA,B)と、前記半導体ウェーハ10の改質層14上にエピタキシャル層18を形成して、半導体エピタキシャルウェーハ100を得る第2工程(図1ステップC)と、前記第2工程の後に、前記半導体エピタキシャルウェーハ100を、水素を含む雰囲気下で500℃以上800℃以下の一定温度に保持する熱処理を行う工程(図1ステップD)と、を有する。エピタキシャル層18は、裏面照射型固体撮像素子等の半導体素子を製造するためのデバイス層となる。
半導体ウェーハ10としては、例えばシリコン、化合物半導体(GaAs、GaN、SiC)からなり、表面にエピタキシャル層を有しないバルクの単結晶ウェーハが挙げられるが、裏面照射型固体撮像素子を製造する場合、一般的にはバルクの単結晶シリコンウェーハを用いる。また、半導体ウェーハ10として、チョクラルスキ法(CZ法)や浮遊帯域溶融法(FZ法)により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、より高いゲッタリング能力を得るために、半導体ウェーハ10に炭素および/または窒素を添加してもよい。さらに、半導体ウェーハ10に任意のドーパントを所定濃度添加して、いわゆるn+型もしくはp+型、またはn−型もしくはp−型の基板としてもよい。
改質層14上に形成するエピタキシャル層18としては、シリコンエピタキシャル層が挙げられ、一般的な条件により形成することができる。まず、半導体ウェーハをエピタキシャル成長装置内に投入し、水素ベーク処理を行う。水素ベーク処理の一般的な条件は、エピタキシャル成長装置内を水素雰囲気とし、600℃以上900℃以下の炉内温度で半導体ウェーハを炉内に投入し、1℃/秒以上15℃/秒以下の昇温レートで1100℃以上1200℃以下の温度範囲にまで昇温させ、その温度で30秒以上1分以下の間保持するものである。この水素ベーク処理は、ウェーハ表面に形成された自然酸化膜をエピタキシャル層成長前に除去することである。引き続き、例えば、水素をキャリアガスとして、ジクロロシラン、トリクロロシランなどのソースガスをチャンバー内に導入し、使用するソースガスによっても成長温度は異なるが、概ね1000〜1200℃の範囲の温度でCVD法により半導体ウェーハ上にエピタキシャル層を成長させることができる。エピタキシャル層18は、厚さを1〜15μmの範囲内とすることが好ましい。厚さが1μm未満の場合、半導体ウェーハ10からのドーパントの外方拡散によりエピタキシャル層18の抵抗率が変化してしまう可能性があり、また、15μm超えの場合、固体撮像素子の分光感度特性に影響が生じるおそれがあるためである。
本実施形態では、第2工程の後に、半導体エピタキシャルウェーハ100を、水素を含む雰囲気下で500℃以上800℃以下の一定温度に保持する熱処理を行うことが肝要である。これにより、半導体ウェーハの表層部(改質層14)に、より高濃度の水素を捕獲・残留させることができ、エピタキシャル層における水素によるパッシベーション効果をより高めることができる。
第1の方法として、熱処理は、半導体エピタキシャルウェーハ100をエピタキシャル成長装置から取り出した後、半導体エピタキシャルウェーハ100を別個の熱処理炉内に投入して行うことができる。熱処理炉は特に限定されず、例えばRTAなどの急速昇降温熱処理装置や、抵抗加熱式の熱処理炉を用いることができる。熱処理炉内の熱処理炉内の雰囲気中の水素濃度は、通常2体積%以上4体積%以下とする。水素以外の雰囲気中の残部は、窒素及びアルゴン等の1種以上からなる不活性ガスである。
第2の方法として、熱処理は、第2工程を行うエピタキシャル成長装置内で、エピタキシャル成長温度から取り出し温度までの降温の過程で行うことができる。すなわち、半導体エピタキシャルウェーハ100は、1000〜1200℃の範囲のエピタキシャル成長温度でのエピタキシャル成長後に、引き続きエピタキシャル成長装置内で、一般的には600〜700℃程度の取り出し温度まで冷却される。その際のエピタキシャル成長装置内は、水素100体積%の雰囲気である。一般的な降温レートは3〜5℃/秒である。そこで、エピタキシャル成長装置内での半導体エピタキシャルウェーハの降温の過程で、本実施形態による500℃以上800℃以下での定温保持を行うことができる。
本実施形態の熱処理は、熱処理後の表層部をSIMS分析して得られる水素濃度プロファイルの積分値であるピーク面積(HA)が、熱処理前かつ第2工程後のピーク面積(HB)の1.2倍以上となるように行うことが好ましい。HA/HBが1.2以上となることにより、エピタキシャル層における水素によるパッシベーション効果をより高めることができる。HA/HBは大きいほど好ましいため、上限は特に限定されないが、本実施形態では概ね2.0以下となる。
本発明の一実施形態による半導体デバイスの製造方法は、上記の製造方法で製造された半導体エピタキシャルウェーハ100の表面に位置するエピタキシャル層18に、半導体デバイスを形成することを特徴とする。この製造方法によれば、デバイス形成プロセスにおいて、エピタキシャル層における水素によるパッシベーション効果が十分に発揮される。
CZ単結晶シリコンインゴットから得たn−型シリコンウェーハ(直径:300mm、厚み:775μm、ドーパント種類:リン、抵抗率:20Ω・cm)を用意した。次いで、クラスターイオン発生装置(日新イオン機器社製、CLARIS(登録商標))を用いて、原料ガスとしてシクロヘキサン(C6H12)を用いてC3H5クラスターイオンを生成及び抽出し、加速電圧80keV/Cluster(水素1原子あたりの加速電圧2.05keV/atom、炭素1原子あたりの加速電圧23.4keV/atom)の照射条件でシリコンウェーハの表面に照射した。なお、クラスターイオンを照射した際のドーズ量を3.33×1014cluster/cm2とした。水素原子数に換算すると1.66×1015atoms/cm2であり、炭素原子数に換算すると1.0×1015atoms/cm2である。また、クラスターイオンのビーム電流値を550μAとした。
上記の製造条件で得たエピタキシャルシリコンウェーハについて、SIMS測定により、シリコンエピタキシャル層表面からの深さ方向における炭素及び水素の濃度プロファイルを測定した。その結果、シリコンウェーハの表層部250nm(つまり、シリコンエピタキシャル層/シリコンウェーハの界面から250nm)において、改質層が特定された。
CZ単結晶シリコンインゴットから得たn−型シリコンウェーハ(直径:300mm、厚み:775μm、ドーパント種類:リン、抵抗率:20Ω・cm)を用意した。次いで、クラスターイオン発生装置(日新イオン機器社製、CLARIS(登録商標))を用いて、原料ガスとしてシクロヘキサン(C6H12)を用いてC3H5クラスターイオンを生成及び抽出し、加速電圧80keV/Cluster(水素1原子あたりの加速電圧2.05keV/atom、炭素1原子あたりの加速電圧23.4keV/atom)の照射条件でシリコンウェーハの表面に照射した。なお、クラスターイオンを照射した際のドーズ量を3.33×1014cluster/cm2とした。水素原子数に換算すると1.66×1015atoms/cm2であり、炭素原子数に換算すると1.0×1015atoms/cm2である。また、クラスターイオンのビーム電流値を550μAとした。
上記の製造条件で得たエピタキシャルシリコンウェーハについて、SIMS測定により、シリコンエピタキシャル層表面からの深さ方向における炭素及び水素の濃度プロファイルを測定した。その結果、シリコンウェーハの表層部250nm(つまり、シリコンエピタキシャル層/シリコンウェーハの界面から250nm)において、改質層が特定された。
10 半導体ウェーハ
10A 半導体ウェーハの表面
12 クラスターイオン
14 改質層(表層部)
18 エピタキシャル層
Claims (10)
- 半導体ウェーハの表面に、構成元素として炭素及び水素を含むクラスターイオンを照射して、該半導体ウェーハの表層部に、前記クラスターイオンの構成元素が固溶した改質層を形成する第1工程と、
前記半導体ウェーハの改質層上にエピタキシャル層を形成して、半導体エピタキシャルウェーハを得る第2工程と、
を有し、
前記第2工程の後に、前記半導体エピタキシャルウェーハを、水素を含む雰囲気下で500℃以上800℃以下の一定温度に保持する熱処理を行うことを特徴とする半導体エピタキシャルウェーハの製造方法。 - 前記第1工程は、前記第2工程後の前記表層部をSIMS分析して得られる水素濃度プロファイルにおいてピーク濃度が1.0×1017atoms/cm3以上のピークが観察される条件下で行う、請求項1に記載の半導体エピタキシャルウェーハの製造方法。
- 前記熱処理は、前記半導体エピタキシャルウェーハをエピタキシャル成長装置から取り出した後、前記半導体エピタキシャルウェーハを別個の熱処理炉内に投入して行う、請求項1又は2に記載の半導体エピタキシャルウェーハの製造方法。
- 前記熱処理炉内の雰囲気中の水素濃度は2体積%以上4体積%以下であり、前記一定温度での保持時間が10分以上120分以下である、請求項3に記載の半導体エピタキシャルウェーハの製造方法。
- 前記熱処理は、前記第2工程を行うエピタキシャル成長装置内で、エピタキシャル成長温度から取り出し温度までの降温の過程で行う、請求項1又は2に記載の半導体エピタキシャルウェーハの製造方法。
- 前記一定温度での保持時間が10秒以上300秒以下である、請求項5に記載の半導体エピタキシャルウェーハの製造方法。
- 前記熱処理後の前記表層部をSIMS分析して得られる水素濃度プロファイルの積分値であるピーク面積が、前記熱処理前かつ前記第2工程後の前記ピーク面積の1.2倍以上である、請求項1〜6のいずれか一項に記載の半導体エピタキシャルウェーハの製造方法。
- 前記第1工程において、前記クラスターイオンのビーム電流値を50μA以上5000μA以下とする、請求項1〜7のいずれか一項に記載の半導体エピタキシャルウェーハの製造方法。
- 前記半導体ウェーハがシリコンウェーハである、請求項1〜8のいずれか一項に記載の半導体エピタキシャルウェーハの製造方法。
- 請求項1〜9のいずれか一項に記載の製造方法で製造された半導体エピタキシャルウェーハの前記エピタキシャル層に、半導体デバイスを形成することを特徴とする半導体デバイスの製造方法。
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