JP5799936B2 - 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法 - Google Patents

半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法 Download PDF

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Description

本発明は、半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法に関する。本発明は特に、より高いゲッタリング能力を発揮することで金属汚染を抑制可能な半導体エピタキシャルウェーハを製造する方法に関する。
半導体デバイスの特性を劣化させる要因として、金属汚染が挙げられる。例えば、裏面照射型固体撮像素子では、この素子の基板となる半導体エピタキシャルウェーハに混入した金属は、固体撮像素子の暗電流を増加させる要因となり、白傷欠陥と呼ばれる欠陥を生じさせる。裏面照射型固体撮像素子は、配線層などをセンサー部よりも下層に配置することで、外からの光をセンサーに直接取り込み、暗所などでもより鮮明な画像や動画を撮影することができるため、近年、デジタルビデオカメラやスマートフォンなどの携帯電話に広く用いられている。そのため、白傷欠陥を極力減らすことが望まれている。
ウェーハへの金属の混入は、主に半導体エピタキシャルウェーハの製造工程および固体撮像素子の製造工程（デバイス製造工程）において生じる。前者の半導体エピタキシャルウェーハの製造工程における金属汚染は、エピタキシャル成長炉の構成材からの重金属パーティクルによるもの、あるいは、エピタキシャル成長時の炉内ガスとして塩素系ガスを用いるために、その配管材料が金属腐食して発生する重金属パーティクルによるものなどが考えられる。近年、これら金属汚染は、エピタキシャル成長炉の構成材を耐腐食性に優れた材料に交換するなどにより、ある程度は改善されてきているが、十分ではない。一方、後者の固体撮像素子の製造工程においては、イオン注入、拡散および酸化熱処理などの各処理中で、半導体基板の重金属汚染が懸念される。
そのため、従来は、半導体エピタキシャルウェーハに金属を捕獲するためのゲッタリングシンクを形成するか、あるいは高濃度ボロン基板などの金属の捕獲能力（ゲッタリング能力）が高い基板を用いて、半導体ウェーハへの金属汚染を回避していた。
半導体ウェーハにゲッタリングシンクを形成する方法としては、半導体ウェーハの内部に結晶欠陥である酸素析出物（シリコン酸化物析出物の通称であり、ＢＭＤ：Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔともいう。）や転位を形成するイントリンシックゲッタリング（ＩＧ）法と、半導体ウェーハの裏面にゲッタリングシンクを形成するエクストリンシックゲッタリング（ＥＧ）法が一般的である。
ここで、重金属のゲッタリング法の一手法として、半導体ウェーハ中にモノマーイオン（シングルイオン）注入によりゲッタリングサイトを形成する技術がある。特許文献１には、シリコンウェーハの一面から炭素イオンを注入して、炭素イオン注入領域を形成した後、この表面にシリコンエピタキシャル層を形成し、シリコンエピタキシャルウェーハとする製造方法が記載されている。この技術では、炭素イオン注入領域がゲッタリングサイトとして機能する。
また、特許文献２には、半導体基板内に非キャリア性ドーパント層（炭素など）と前記非キャリア性ドーパント層を内部に含むキャリア性ドーパント層（１３族元素としてボロン（Ｂ）、１５族元素として砒素（Ａｓ）など）を形成する段階と、前記基板上面にエピタキシャル層を形成する段階と、を含むことを特徴とするエピタキシャル半導体基板の製造方法が記載されている。
さらに、特許文献３には、シリコン単結晶基板に対してボロン、炭素、アルミニウム、砒素、アンチモンのうち少なくとも１種類をドーズ量５×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２の範囲でイオン注入し、その後、該イオン注入を行った前記シリコン単結晶基板に対して回復熱処理を行わずに洗浄を行った後、枚葉式エピタキシャル装置を用いて１１００℃以上の温度でエピタキシャル層を形成することを特徴とするエピタキシャルウェーハの製造方法が記載されている。
特開平６−３３８５０７号公報 特開２００７−３６２５０号公報 特開２０１０−１７７２３３号公報
特許文献１、特許文献２、および特許文献３に記載された技術は、いずれもエピタキシャル層形成前に１つまたは複数のモノマーイオン（シングルイオン）を半導体ウェーハに注入するものである。しかしながら、本発明者らの検討によれば、モノマーイオンの注入を施した半導体エピタキシャルウェーハでは、ゲッタリング能力が不十分であり、より強力なゲッタリング能力が求められることがわかった。
そこで本発明は、上記課題に鑑み、より高いゲッタリング能力を有することで金属汚染を抑制することが可能な半導体エピタキシャルウェーハおよびその製造方法、並びに、この半導体エピタキシャルウェーハから固体撮像素子を形成する固体撮像素子の製造方法を提供することを目的とする。
本発明者らの検討によれば、半導体ウェーハにクラスターイオンを照射することにより、モノマーイオンを注入する場合に比べて、以下の有利な点があることを知見した。すなわち、クラスターイオンを照射した場合、モノマーイオンと同等の加速電圧で照射しても、クラスターイオンを構成する炭素および／またはドーパント元素の１原子あたりのエネルギーは、モノマーイオンとして炭素およびドーパント元素をそれぞれ注入する場合より小さくして半導体ウェーハに衝突する。そのため、照射した炭素およびドーパント元素の深さ方向の濃度プロファイルのピーク濃度をより半導体ウェーハ表面に近い位置に急峻に位置させることができ、一度に複数の原子を照射できるので、高濃度とすることができる。その結果、ゲッタリング能力が向上することを知見した。
本発明者らは上記知見に基づき、本発明を完成させるに至った。
すなわち、本発明の半導体エピタキシャルウェーハの製造方法は、半導体ウェーハの表面にクラスターイオンを照射して、該半導体ウェーハ表面に、前記クラスターイオンの構成元素である炭素およびドーパント元素が固溶した改質層を形成する第１工程と、前記半導体ウェーハの改質層上に、該改質層における前記ドーパント元素のピーク濃度よりもドーパント元素の濃度が低いエピタキシャル層を形成する第２工程と、を有し、該第２工程後の改質層における前記構成元素の深さ方向の濃度プロファイルの半値幅が１００ｎｍ以下である半導体エピタキシャルウェーハを得ることを特徴とする。
ここで、前記クラスターイオンは、前記炭素および前記ドーパント元素の両方を含む化合物をイオン化してなることが好ましい。
また、前記ドーパント元素は、ボロン、リン、砒素およびアンチモンからなる群より選択された１または２以上の元素とすることができる。
ここで、前記半導体ウェーハはシリコンウェーハとすることができる。
また、前記半導体ウェーハは、シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハとしてもよく、この場合、前記第１工程において前記改質層は前記シリコンエピタキシャル層の表面に形成される。
次に、本発明の半導体エピタキシャルウェーハは、半導体ウェーハと、該半導体ウェーハの表面に形成された、該半導体ウェーハ中に炭素およびドーパント元素が固溶してなる改質層と、該改質層上のエピタキシャル層と、を有し、前記改質層における、前記炭素の濃度プロファイルの半値幅および前記ドーパント元素の濃度プロファイルの半値幅がともに１００ｎｍ以下であり、前記エピタキシャル層におけるドーパント元素の濃度が、前記改質層における前記ドーパント元素のピーク濃度よりも低いことを特徴とする。
ここで、前記ドーパント元素は、ボロン、リン、砒素およびアンチモンからなる群より選択された１または２以上の元素とすることができる。
ここで、前記半導体ウェーハはシリコンウェーハとすることができる。
また、前記半導体ウェーハは、シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハとしてもよく、この場合、前記改質層は前記シリコンエピタキシャル層の表面に位置する。
さらに、前記半導体ウェーハの表面からの深さが１５０ｎｍ以下の範囲内に、前記改質層における前記炭素および前記ドーパント元素の濃度プロファイルのピークが位置すると好ましく、炭素のピーク濃度が１×１０１５ａｔｏｍｓ／ｃｍ３以上であると好ましく、ドーパント元素のピーク濃度が１×１０１５ａｔｏｍｓ／ｃｍ３以上であることも好ましい。
そして、本発明の固体撮像素子の製造方法は、上記いずれか１つの製造方法で製造されたエピタキシャルウェーハまたは上記いずれか１つのエピタキシャルウェーハの、表面に位置するエピタキシャル層に、固体撮像素子を形成することを特徴とする。
本発明によれば、半導体ウェーハにクラスターイオンを照射して、この半導体ウェーハの表面に前記クラスターイオンの構成元素である炭素およびドーパント元素を固溶した改質層を形成したので、この改質層がより高いゲッタリング能力を発揮することで、金属汚染を抑制することが可能な半導体エピタキシャルウェーハを得ることができ、また、この半導体エピタキシャルウェーハから高品質の固体撮像素子を形成することができる。
本発明の一実施形態による半導体エピタキシャルウェーハ１００の製造方法を説明する摸式断面図である。 本発明の他の実施形態による半導体エピタキシャルウェーハ２００の製造方法を説明する摸式断面図である。 （Ａ）はクラスターイオンを照射する場合の照射メカニズムを説明する模式図、（Ｂ）はモノマーイオンを注入する場合の注入メカニズムを説明する模式図である。 クラスターイオンを照射した参考例１，２におけるＳＩＭＳ測定で得られた構成元素の濃度プロファイルであり、（Ａ）は参考例１、（Ｂ）は参考例２を示す。 モノマーイオンを照射した参考例３，４におけるＳＩＭＳ測定で得られた構成元素の濃度プロファイルであり、（Ａ）は参考例３、（Ｂ）は参考例４を示す。 クラスターイオンを照射した実施例１，２におけるＳＩＭＳ測定で得られた構成元素の濃度プロファイルであり、（Ａ）は実施例１、（Ｂ）は実施例２を示す。 モノマーイオンを照射した比較例１〜３におけるＳＩＭＳ測定で得られた構成元素の濃度プロファイルであり、（Ａ）は比較例１、（Ｂ）は比較例２、（Ｃ）は比較例３を示す。
以下、図面を参照しつつ本発明の実施形態を詳細に説明する。なお、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。また、図１および図２では説明の便宜上、実際の厚さの割合とは異なり、半導体ウェーハ１０に対して第１および第２エピタキシャル層１４，２０の厚さを誇張して示す。
（半導体エピタキシャルウェーハの製造方法）
本発明の第１実施形態による半導体エピタキシャルウェーハ１００の製造方法を図１に示す。まず、半導体ウェーハ１０の表面１０Ａにクラスターイオン１６を照射して、半導体ウェーハ１０の表面１０Ａに、このクラスターイオン１６の構成元素である炭素およびドーパント元素が固溶した改質層１８を形成する第１工程（図１（Ａ），（Ｂ））を行う。次に、半導体ウェーハ１０をＳＣ−１洗浄やＨＦ洗浄など周知の洗浄方法で洗浄した後、半導体ウェーハ１０の改質層１８上に、改質層１８におけるドーパント元素のピーク濃度よりもドーパント元素濃度が低いエピタキシャル層２０を形成する第２工程（図１（Ｄ））を行う。図１（Ｄ）は、この製造方法の結果得られた半導体エピタキシャルウェーハ１００の模式断面図である。
半導体ウェーハ１０としては、例えばシリコン、化合物半導体（ＧａＡｓ、ＧａＮ、ＳｉＣ）からなり、表面にエピタキシャル層を有しないバルクの単結晶ウェーハが挙げられるが、裏面照射型固体撮像素子を製造する場合、一般的にはバルクの単結晶シリコンウェーハを用いる。また、半導体ウェーハ１０は、チョクラルスキ法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、より高いゲッタリング能力を得るために、炭素および／または窒素を添加してもよい。また、任意の不純物を添加して、ｎ型またはｐ型としてもよい。図１に示した第１実施形態は、半導体ウェーハ１０として、表面にエピタキシャル層を有しないバルク半導体ウェーハ１２を用いる例である。
また、半導体ウェーハ１０としては、図２（Ａ）に示すように、バルク半導体ウェーハ１２表面に半導体エピタキシャル層（第１エピタキシャル層）１４が形成されたエピタキシャル半導体ウェーハを挙げることもできる。例えば、バルクの単結晶シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハである。シリコンエピタキシャル層は、ＣＶＤ法により一般的な条件で形成することができる。第１エピタキシャル層１４は、厚さが０．１〜１０μｍの範囲内とすることが好ましく、０．２〜５μｍの範囲内とすることがより好ましい。
この例として、本発明の第２実施形態による半導体エピタキシャルウェーハ２００の製造方法は、図２に示すように、まずバルク半導体ウェーハ１２の表面（少なくとも片面）に第１エピタキシャル層１４が形成された半導体ウェーハ１０の表面１０Ａにクラスターイオン１６を照射して、半導体ウェーハの表面１０Ａ（本実施形態では第１エピタキシャル層１４の表面）に、クラスターイオン１６の構成元素である炭素およびドーパント元素が固溶した改質層１８を形成する第１工程（図２（Ａ）〜（Ｃ））を行う。さらに、半導体ウェーハ１０を任意の方法で洗浄した後、半導体ウェーハ１０の改質層１８上に、改質層１８におけるドーパント元素のピーク濃度よりもドーパント元素濃度が低いエピタキシャル層２０を形成する第２工程（図２（Ｅ））を行う。図２（Ｅ）は、この製造方法の結果得られた半導体エピタキシャルウェーハ２００の模式断面図である。
ここで、本発明の特徴的工程は、図１（Ａ）および図２（Ｂ）に示すように、半導体ウェーハの表面１０Ａにクラスターイオン１６を照射して、クラスターイオン１６の構成元素である炭素およびドーパント元素が固溶した改質層１８を形成する工程である。
一実施形態において、第１工程では、炭素を含む化合物をイオン化して形成したクラスターイオンと、ドーパント元素を含む化合物をイオン化して形成したクラスターイオンとを、それぞれ別々に照射して、炭素およびドーパント元素が固溶した改質層１８を形成することができる。この場合、それぞれのクラスターイオンの照射エネルギーおよび／またはドーズ量を容易に制御できる点で好ましい。後述するように、各元素の濃度プロファイルのピーク位置の制御も比較的容易となる。
また、他の実施形態として、第１工程では、炭素およびドーパント元素の両方を含む化合物をイオン化してなるクラスターイオン１６を照射して、炭素およびドーパント元素が固溶した改質層１８を形成することもできる。このような化合物をクラスターイオンとして照射すれば、１回の照射で炭素およびドーパント元素の両方を同時にシリコンウェーハ表面近傍に局所的に固溶させることでき、製造効率も向上させることができる。
上記第１工程を採用することの技術的意義を、作用効果とともに説明する。クラスターイオン１６を照射した結果形成される改質層１８は、クラスターイオン１６の構成元素（炭素およびドーパント元素）が半導体ウェーハの表面の結晶の格子間位置または置換位置に固溶して局所的に存在する領域であり、ゲッタリングサイトとして働く。その理由は、以下のように推測される。すなわち、クラスターイオンの形態で照射された炭素およびドーパント元素は、シリコン単結晶の置換位置・格子間位置に高密度で局在する。そして、シリコン単結晶の平衡濃度以上にまで炭素およびドーパント元素を固溶すると、重金属の固溶度（遷移金属の飽和溶解度）が極めて増加することが実験的に確認された。つまり、平衡濃度以上にまで固溶した炭素およびドーパント元素により重金属の固溶度が増加し、これにより重金属に対する捕獲率が顕著に増加したものと考えられる。また、炭素によるゲッタリング作用と、ドーパント元素によるゲッタリング作用との相乗効果によるものとも考えられる。
ここで、本発明ではクラスターイオン１６を照射するため、モノマーイオンを注入する場合に比べて、より高いゲッタリング能力を得ることができ、さらに回復熱処理も省略することができる。そのため、より高いゲッタリング能力を有する半導体エピタキシャルウェーハ１００，２００を製造することが可能となり、本製法により得られる半導体エピタキシャルウェーハ１００，２００から製造した裏面照射型固体撮像素子は、従来に比べ白傷欠陥発生の抑制が期待できる。
なお、本明細書において「クラスターイオン」とは、原子または分子が複数集合して塊となったクラスターに正電荷または負電荷を与え、イオン化したものを意味する。クラスターは、複数（通常２〜２０００個程度）の原子または分子が互いに結合した塊状の集団である。
本発明者らは、クラスターイオンを照射することにより、高いゲッタリング能力が得られる作用を以下のように考えている。
シリコンウェーハに、例えば炭素のモノマーイオンを注入する場合、図３（Ｂ）に示すように、モノマーイオンは、シリコンウェーハを構成するシリコン原子を弾き飛ばし、シリコンウェーハ中の所定深さ位置に注入される。注入深さは、注入イオンの構成元素の種類およびイオンの加速電圧に依存する。この場合、シリコンウェーハの深さ方向における炭素の濃度プロファイルは、比較的ブロードになる。複数種のイオンを同一エネルギーで同時照射した場合には、軽い元素ほど深く注入され、すなわち、それぞれの元素の質量に応じた異なる位置に注入されるため、注入元素の濃度プロファイルはよりブロードになる。また、炭素のモノマーイオン注入後に、炭素の濃度プロファイルのピーク位置に重なるようにドーパント元素のモノマーイオンを注入する場合でも、イオン注入のためには比較的大きな加速電圧が必要となるため、炭素の濃度プロファイルと同様、注入されたドーパント元素の濃度プロファイルは比較的ブロードになる。
さらに、モノマーイオンは一般的に１５０〜２０００ｋｅＶ程度の加速電圧で注入するが、各イオンがそのエネルギーをもってシリコン原子と衝突するため、モノマーイオンが注入されたシリコンウェーハ表面部の結晶性が乱れ、その後にウェーハ表面上に成長させるエピタキシャル層の結晶性を乱す。また、加速電圧が大きいほど、結晶性が大きく乱れる。そのため、イオン注入後に乱れた結晶性を回復させるための熱処理（回復熱処理）を高温かつ長時間で行う必要がある。
一方、シリコンウェーハに、例えば炭素と、ドーパント元素として例えばボロンとからなるクラスターイオンを照射する場合、図３（Ａ）に示すように、クラスターイオン１６は、シリコンウェーハに照射されるとそのエネルギーで瞬間的に１３５０〜１４００℃程度の高温状態となり、シリコンが融解する。その後、シリコンは急速に冷却され、シリコンウェーハ中の表面近傍に炭素およびボロンが固溶する。すなわち、本明細書における「改質層」とは、照射するイオンの構成元素が半導体ウェーハ表面の結晶の格子間位置または置換位置に固溶した層を意味する。シリコンウェーハの深さ方向における炭素およびボロンの濃度プロファイルは、クラスターイオンの加速電圧およびクラスターサイズに依存するが、モノマーイオンの場合に比べてシャープになり、照射された炭素およびボロンが局所的に存在する領域（すなわち、改質層）の厚みは概ね５００ｎｍ以下の領域（例えば５０〜４００ｎｍ程度）となる。なお、クラスターイオンの形態で照射された元素は、エピタキシャル層２０の形成過程で多少の熱拡散は起こる。このため、エピタキシャル層２０形成後の炭素およびボロンの濃度プロファイルは、これらの元素が局所的に存在するピークの両側に、ブロードな拡散領域が形成される。しかし、改質層の厚みは大きく変化しない（後述の図６（Ａ），（Ｂ）参照）。その結果、炭素およびボロンの析出領域を局所的にかつ高濃度にすることができる。また、シリコンウェーハの表面近傍に改質層１８が形成されるため、より近接ゲッタリングが可能となる。その結果、モノマーイオンを注入する場合よりも高いゲッタリング能力を得ることができるものと考えられる。なお、クラスターイオンの形態であれば、モノマーイオン注入の場合と異なり、複数種のイオンを同時に照射することができる。
また、クラスターイオン１６は一般的に１０〜１００ｋｅＶ/Cluster程度の加速電圧で照射するが、クラスターは複数の原子または分子の集合体であるため、１原子または１分子あたりのエネルギーを小さくして打ち込むことができるため、シリコンウェーハの結晶へ与えるダメージは小さい。さらに、上記のような注入メカニズムの相違にも起因して、クラスターイオン照射の方がモノマーイオン注入よりもシリコンウェーハ１０の結晶性を乱さない。そのため、第１工程の後、シリコンウェーハ１０に対して回復熱処理を行うことなく、シリコンウェーハ１０をエピタキシャル成長装置に搬送して第２工程を行うことができる（図１（Ｃ）、図２（Ｄ））。
クラスターイオン１６は結合様式によって多種のクラスターが存在し、例えば以下の文献に記載されるような公知の方法で生成することができる。ガスクラスタービームの生成法として、（１）特開平９−４１１３８号公報、（２）特開平４−３５４８６５号公報、イオンビームの生成法として、（１）荷電粒子ビーム工学：石川順三：ＩＳＢＮ９７８−４−３３９−００７３４−３：コロナ社、（２）電子・イオンビーム工学：電気学会：ＩＳＢＮ４−８８６８６−２１７−９：オーム社、（３）クラスターイオンビーム基礎と応用：ＩＳＢＮ４−５２６−０５７６５−７：日刊工業新聞社。また、一般的に、正電荷のクラスターイオンの発生にはニールセン型イオン源あるいはカウフマン型イオン源が用いられ、負電荷のクラスターイオンの発生には体積生成法を用いた大電流負イオン源が用いられる。
以下で、クラスターイオンの照射条件について説明する。既述のとおり、照射する元素は炭素およびドーパント元素である。炭素に関しては、格子位置の炭素原子は共有結合半径がシリコン単結晶と比較して小さいため、シリコン結晶格子の収縮場が形成されるため、格子間の不純物を引き付けるゲッタリング能力が高い。また、炭素はニッケル、銅を効率的にゲッタリングすることができる。
照射元素としてのドーパント元素は、ボロン、リン、砒素およびアンチモンからなる群より選択された１または２以上の元素であることが好ましい。炭素に加えてドーパント元素も固溶させることにより、ゲッタリング能力がより向上する。また、例えばドーパント元素がボロンの場合、Ｆｅ、Ｃｕ、Ｃｒなどをゲッタリングすることができるなど、固溶させるドーパント元素の種類により効率的にゲッタリング可能な金属の種類が異なるため、より幅広い金属汚染に対応できる。
イオン化させる化合物は特に限定されることはなく、イオン化が可能な炭素源化合物としては、エタン、メタン、二酸化炭素（ＣＯ２）、ジベンジル（Ｃ１４Ｈ１４）、シクロヘキサン（Ｃ６Ｈ１２）などを用いることができ、イオン化が可能なボロン源化合物としては、ジボラン、デカボラン（Ｂ１０Ｈ１４）などを用いることができる。例えば、ベンジルガスとデカボランガスを混合したガスを材料ガスとした場合、炭素、ボロンおよび水素が集合した水素化合物クラスターを生成することができる。
また、炭素およびドーパント元素の両方を含む化合物をイオン化して、クラスターイオンとして用いることが可能な化合物を以下に例示するが、これに限定されることはない。炭素およびボロンを両方含む化合物としては、トリメチルボラン（Ｃ３Ｈ９Ｂ）、トリエチルボラン（（ＣＨ３ＣＨ２）３Ｂ）、カルボラン（Ｃ２Ｂ１０Ｈ）、炭化ボロン（ＣＢｎ）（１≦ｎ≦４）などを用いることができる。炭素およびリンを両方含む化合物としては、ホスホール（Ｃ４Ｈ５Ｐ）、トリメチルホスフィン（Ｃ３Ｈ９Ｐ）、トリフェニルホスフィン（Ｃ１８Ｈ１５Ｐ）などを用いることができる。
また、クラスターイオンの加速電圧およびクラスターサイズを制御することにより、改質層１８における構成元素の深さ方向の濃度プロファイルのピークの位置を制御することができる。本明細書において「クラスターサイズ」とは、１つのクラスターを構成する原子または分子の個数を意味する。
本実施形態の第１工程では、高いゲッタリング能力を得る観点から、半導体ウェーハ１０の表面１０Ａからの深さが１５０ｎｍ以下の範囲内に、改質層１８における構成元素の深さ方向の濃度プロファイルのピークが位置するように、クラスターイオン１６を照射する。なお、本明細書において、「構成元素の深さ方向の濃度プロファイル」は、構成元素の合計ではなく、それぞれ単独の元素についてのプロファイルを意味するものとする。
ピーク位置を当該深さの範囲に設定するために必要な条件として、炭素１原子あたりの加速電圧は、０ｋｅＶ／ａｔｏｍ超え５０ｋｅＶ／ａｔｏｍ以下とし、好ましくは、４０ｋｅＶ／ａｔｏｍ以下とする。また、ドーパント元素１原子あたりの加速電圧は、０ｋｅＶ／ａｔｏｍ超え５０ｋｅＶ／ａｔｏｍ以下とし、好ましくは、４０ｋｅＶ／ａｔｏｍ以下が望ましい。また、クラスターサイズは２〜１００個、好ましくは６０個以下、より好ましくは５０個以下とする。
なお、加速電圧の調整には、（１）静電加速、（２）高周波加速の２方法が一般的に用いられる。前者の方法としては、複数の電極を等間隔に並べ、それらの間に等しい電圧を印加して、軸方向に等加速電界を作る方法がある。後者の方法としては、イオンを直線状に走らせながら高周波を用いて加速する線形ライナック法がある。また、クラスターサイズの調整は、ノズルから噴出されるガスのガス圧力および真空容器の圧力、イオン化する際のフィラメントへ印加する電圧などを調整することにより行うことができる。なお、クラスターサイズは、四重極高周波電界による質量分析またはタイムオブフライト質量分析によりクラスター個数分布を求め、クラスター個数の平均値をとることにより求めることができる。
また、クラスターイオンのドーズ量は、イオン照射時間を制御することにより調整することができる。本実施形態では、ゲッタリング能力を得るために、炭素およびドーパント元素のドーズ量はそれぞれ、１×１０１３〜１×１０１６ａｔｏｍｓ／ｃｍ２であることが好ましく、１×１０１４〜５×１０１５ａｔｏｍｓ／ｃｍ２であることがより好ましい。１×１０１３ａｔｏｍｓ／ｃｍ２未満の場合、ゲッタリング能力を十分に得ることができない可能性があり、１×１０１６ａｔｏｍｓ／ｃｍ２超えの場合、エピタキシャル表面に大きなダメージを与えるおそれがあるからである。
本発明によれば、既述のとおり、ＲＴＡやＲＴＯなどの、エピタキシャル装置とは別個の急速昇降温熱処理装置などを用いて回復熱処理を行う必要がない。それは、以下に述べるエピタキシャルシリコン層２０を形成するためのエピタキシャル装置内で、エピタキシャル成長に先立ち行われる水素ベーク処理によって、シリコンウェーハ１０の結晶性を十分回復させることができるからである。水素ベーク処理の一般的な条件は、エピタキシャル成長装置内を水素雰囲気とし、６００℃以上９００℃以下の炉内温度でシリコンウェーハ１０を炉内に投入し、１℃／秒以上１５℃／秒以下の昇温レートで１１００℃以上１２００℃以下の温度範囲にまで昇温させ、その温度で３０秒以上１分以下の間保持するものである。この水素ベーク処理は、本来はエピタキシャル層成長前の洗浄処理によりウェーハ表面に形成された自然酸化膜を除去するためのものであるが、上記条件の水素ベークによりシリコンウェーハ１０の結晶性を十分回復させることができる。
もちろん第１工程の後、第２工程の前に、エピタキシャル装置とは別個の熱処理装置を用いて回復熱処理を行ってもよい（図１（Ｃ），図２（Ｄ））。この回復熱処理は、９００℃以上１２００℃以下で１０秒以上１時間以下行えばよい。ここで、熱処理温度を９００℃以上１２００℃以下とするのは、９００℃未満では、結晶性の回復効果が得られにくいためであり、一方、１２００℃を超えると、高温での熱処理に起因するスリップが発生し、また、装置への熱負荷が大きくなるためである。また、熱処理時間を１０秒以上１時間以下とするのは、１０秒未満では回復効果が得られにくいためであり、一方、１時間超えでは、生産性の低下を招き、装置への熱負荷が大きくなるためである。
このような回復熱処理は、例えば、ＲＴＡやＲＴＯなどの急速昇降温熱処理装置や、バッチ式熱処理装置（縦型熱処理装置、横型熱処理装置）を用いて行うことができる。前者は、ランプ照射加熱方式のため、装置構造的に長時間処理には適しておらず、１５分以内の熱処理に適している。一方、後者は、所定温度までに温度上昇させるために時間がかかるものの、一度に多数枚のウェーハを同時に処理できる。また、抵抗加熱方式のため、長時間の熱処理が可能である。使用する熱処理装置は、クラスターイオン１６の照射条件を考慮して適切なものを選択すればよい。
本実施形態の第２工程において、改質層１８上に形成する第２エピタキシャル層２０としては、シリコンエピタキシャル層が挙げられ、ここに含まれるドーパント元素の濃度は、改質層１８に固溶したドーパント元素のピーク濃度よりも低い。第２エピタキシャル層は例えば以下の条件により形成することができる。水素をキャリアガスとして、ジクロロシラン、トリクロロシランなどのソースガスをチャンバー内に導入し、使用するソースガスによっても成長温度は異なるが、概ね１０００〜１２００℃の範囲の温度でＣＶＤ法により半導体ウェーハ１０上にエピタキシャル成長させることができる。第２エピタキシャル層中のドーパント濃度は、エピタキシャル成長中のドーパントガスの導入量で調整できる。ドーパントガスとしては、例えばボロンドープの場合ジボランガス（Ｂ２Ｈ６）を、リンドープの場合ホスフィン（ＰＨ３）を用いることができる。第２エピタキシャル層２０は、厚さが１〜１５μｍの範囲内とすることが好ましい。１μｍ未満の場合、半導体ウェーハ１０からのドーパントの外方拡散により第２エピタキシャル層２０の抵抗率が変化してしまう可能性があり、また、１５μｍ超えの場合、固体撮像素子の分光感度特性に影響が生じるおそれがあるからである。第２エピタキシャル層２０は裏面照射型固体撮像素子を製造するためのデバイス層となる。
半導体ウェーハ１０／改質層１８／第２エピタキシャル層２０の導電型の組合せは特に限定されず、ｐ／ｎ／ｐ構造、ｎ／ｐ／ｎ構造、ｐ／ｐ／ｐ構造、ｎ／ｎ／ｎ構造、ｎ／ｎ／ｐ構造、ｐ／ｐ／ｎ構造、ｐ／ｎ／ｎ構造、ｎ／ｐ／ｐ構造のいずれでもよい。
なお、図２に示す第２実施形態では、クラスターイオン照射をバルク半導体ウェーハ１２ではなく第１エピタキシャル層１４に行うことも特徴の１つである。バルク半導体ウェーハはエピタキシャル層に比べて酸素濃度が２桁程度高い。そのため、バルク半導体ウェーハ中に形成された改質層は、エピタキシャル層に形成された改質層よりも多くの酸素が拡散され、多くの酸素を捕獲する。捕獲された酸素はデバイス工程中に捕獲サイトから再放出され、デバイスの活性領域に拡散し、点欠陥を形成するため、デバイスの電気特性に悪影響を与える。したがって、固溶酸素濃度が低いエピタキシャル層にクラスターイオンを照射し、酸素の拡散の影響をほとんど無視できるエピタキシャル層にゲッタリング層を形成することがデバイス工程において重要な設計条件となる。
ここで、固体撮像素子製造工程において、エピタキシャルウェーハ裏面側のバルク半導体ウェーハ部分を研磨やエッチング処理などで除去する場合があるが、クラスターイオン照射により固溶させたドーパント高濃度層は、デバイス工程で薄膜化するときの研磨ストップ層、エッチングストップ層としても機能する。ドーパント元素のピーク位置（飛程距離）は、クラスターイオンの照射エネルギー（加速電圧）条件を変えることで制御することができる。複数の元素を含む化合物をイオン化してなるクラスターイオンを照射すると、各元素が受ける照射エネルギーはほぼ同じとなるため、それぞれの元素ピーク位置を意図的に変化させたい場合は、例えば使用する各元素サイズを調整することにより各元素のピーク位置を制御することができる。具体的には、使用する元素サイズが大きいほど表面側に濃度ピークが位置し、元素サイズが小さくなるほど表面側より深い位置に濃度ピークを位置させることができる。なお、元素サイズの調整によるピーク位置の制御幅は比較的狭いので、複数の元素を含む化合物をイオン化してなるクラスターイオンを照射せずに、各元素をそれぞれ異なる照射エネルギーで別々にクラスターイオン照射することで、各元素のピーク位置の制御幅を広げることができる。
（半導体エピタキシャルウェーハ）
次に、上記製造方法により得られる半導体エピタキシャルウェーハ１００，２００について説明する。第１実施形態による半導体エピタキシャルウェーハ１００および第２実施形態による半導体エピタキシャルウェーハ２００は、図１（Ｄ）および図２（Ｅ）に示すように、半導体ウェーハ１０と、この半導体ウェーハ１０の表面に形成され、半導体ウェーハ１０中に炭素およびドーパント元素が固溶してなる改質層１８と、この改質層１８上のエピタキシャル層２０と、を有する。そして、いずれにおいても改質層１８における、炭素の濃度プロファイルの半値幅Ｗ１およびドーパント元素の濃度プロファイルの半値幅Ｗ２がともに１００ｎｍ以下であり、かつエピタキシャル層２０におけるドーパント元素の濃度が、改質層１８におけるドーパント元素のピーク濃度よりも低いことを特徴とする。
すなわち、本発明の製造方法によれば、モノマーイオン注入に比べて、クラスターイオンを構成する元素の析出領域を局所的かつ高濃度にすることができるため、上記半値幅Ｗ１，Ｗ２をともに１００ｎｍ以下とすることが可能となった。下限としては１０ｎｍと設定することができる。なお、本明細書において、「炭素の濃度プロファイル」および「ドーパント元素の濃度プロファイル」は、いずれも二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）にて測定した深さ方向の各元素の濃度分布を意味する。また、「濃度プロファイルの半値幅」は、測定精度を考慮して、エピタキシャル層の厚さが１μｍ超の場合は、エピタキシャル層を１μｍに薄膜化した状態で、ＳＩＭＳにて所定元素の濃度プロファイルを測定したときの半値幅とする。
半導体エピタキシャルウェーハ１００，２００ともに、改質層１８中のドーパント元素のピーク濃度が第２エピタキシャル層２０のドーパント元素の濃度よりも高いため、改質層１８において第２エピタキシャル層２０中の不純物元素をゲッタリングすることができる（濃度が高いところにゲッタリングされる）。また、半導体エピタキシャルウェーハ２００には低酸素濃度かつ無欠陥の第１エピタキシャル層１４が存在するため、第２エピタキシャル層２０への酸素拡散を抑制することができる。そのため、第２エピタキシャル層２０において、ＣＯＰなどの結晶起因のエピタキシャル欠陥の発生を抑制することができる。
固溶するドーパント元素としては、ボロン、リン、砒素およびアンチモンからなる群より選択された１または２以上の元素であることが好ましいのは既述のとおりである。
より高いゲッタリング能力を得る観点から、半導体エピタキシャルウェーハ１００，２００のいずれも、半導体ウェーハ１０の表面からの深さが１５０ｎｍ以下の範囲内に、改質層１８における炭素およびドーパント元素の濃度プロファイルのピークが位置することが好ましい。炭素の濃度プロファイルのピーク濃度が、１×１０１５ａｔｏｍｓ／ｃｍ３以上であることが好ましく、１×１０１７〜１×１０２２ａｔｏｍｓ／ｃｍ３の範囲内がより好ましく、１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲内がさらに好ましい。また、ドーパント元素としてボロンまたはリンを用いる場合、濃度プロファイルのピーク濃度が、１×１０１５ａｔｏｍｓ／ｃｍ３以上であることが好ましく、１×１０１７〜１×１０２２ａｔｏｍｓ／ｃｍ３の範囲内がより好ましく、１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲内がさらに好ましい。
また、改質層１８の深さ方向厚みは、概ね３０〜４００ｎｍの範囲内とすることができる。
エピタキシャル層２０におけるドーパント元素の濃度は、１．０×１０１５〜１．０×１０２２ａｔｏｍｓ／ｃｍ３が好ましく、１．０×１０１７〜１．０×１０２１ａｔｏｍｓ／ｃｍ３がより好ましい。
本実施形態の半導体エピタキシャルウェーハ１００，２００によれば、従来に比べ高いゲッタリング能力を発揮することで、金属汚染をより抑制することが可能となる。
（固体撮像素子の製造方法）
本発明の実施形態による固体撮像素子の製造方法は、上記の製造方法で製造されたエピタキシャルウェーハまたは上記のエピタキシャルウェーハ、すなわち半導体エピタキシャルウェーハ１００，２００の表面に位置するエピタキシャル層２０に、固体撮像素子を形成することを特徴とする。この製造方法により得られる固体撮像素子は、従来に比べ製造工程の各処理中で発生する重金属汚染の影響を低減でき、白傷欠陥の発生を十分に抑制することができる。
（参考実験例）
まず、クラスターイオン照射とモノマーイオン注入の相違を明らかにするため、以下の実験を行った。
（参考例１）
ＣＺ単結晶シリコンインゴットから得たｎ型シリコンウェーハ（直径：３００ｍｍ、厚さ：７２５μｍ、ドーパント：リン、ドーパント濃度：５×１０１４ａｔｏｍｓ／ｃｍ３）を用意した。次に、クラスターイオン発生装置（日新イオン機器社製、型番：CLARIS）を用いて、トリメチルホスフィン（Ｃ３Ｈ９Ｐ）をイオン化して、炭素のドーズ量５．０×１０１４ａｔｏｍｓ／ｃｍ２、リンのドーズ量１．７×１０１４ａｔｏｍｓ／ｃｍ２、炭素１原子あたりの加速電圧１２．８ｋｅＶ／ａｔｏｍ、リンの１原子あたりの加速電圧３２ｋｅＶ／ａｔｏｍの条件で、シリコンウェーハに照射した。
（参考例２）
参考例１と同じシリコンウェーハに対して、トリメチルホスフィンに替えて、トリメチルボラン（Ｃ３Ｈ９Ｂ）を材料ガスとして、クラスターイオンを生成し、ボロンのドーズ量１．７×１０１４ａｔｏｍｓ／ｃｍ２、ボロン１原子あたりの加速電圧を１４．５ｋｅｖ／ａｔｏｍとした以外は、参考例１と同じ条件で、シリコンウェーハに照射した。
（参考例３）
参考例１と同じシリコンウェーハに対して、クラスターイオン照射に替えて、ＣＯ２を材料ガスとして、炭素のモノマーイオンを生成し、ドーズ量５．０×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧８０ｋｅＶ／ａｔｏｍの条件で、シリコンウェーハに注入した。その後、ホスフィン（ＰＨ３）を材料ガスとして、リンのモノマーイオンを生成し、ドーズ量１．７×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧８０ｋｅＶ／ａｔｏｍの条件で、シリコンウェーハに注入した。
（参考例４）
参考例１と同じシリコンウェーハに対して、クラスターイオン照射に替えて、ＣＯ２を材料ガスとして、炭素のモノマーイオンを生成し、ドーズ量５．０×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧８０ｋｅＶ／ａｔｏｍの条件で、シリコンウェーハに注入した。その後、ＢＦ２を材料ガスとして、ボロンのモノマーイオンを生成し、ドーズ量１．７×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧８０ｋｅＶ／ａｔｏｍの条件で、シリコンウェーハに注入した。
（ＳＩＭＳ測定結果）
上記参考例１〜４で作製したサンプルについて、二次イオン質量分析（ＳＩＭＳ）により測定を行い、図４（Ａ），（Ｂ）および図５（Ａ），（Ｂ）に示す炭素およびドーパント元素の濃度プロファイルを得た。なお、横軸の深さはシリコンウェーハの表面をゼロとしている。図４（Ａ），（Ｂ）および図５（Ａ），（Ｂ）から明らかなように、クラスターイオン照射をした参考例１，２では、炭素濃度プロファイルおよびドーパント元素（リン、ボロン）濃度プロファイルがいずれもシャープであるが、モノマーイオン注入をした参考例３，４では、炭素濃度プロファイルおよびドーパント元素濃度プロファイルがブロードである。また、参考例３，４に比べて参考例１，２では、炭素およびドーパント元素の濃度プロファイルのピーク濃度はいずれも高く、ピーク位置もより半導体ウェーハ表面近傍に位置している。このことから、エピタキシャル層形成後も、各元素の濃度プロファイルの傾向は同様となることが推定される。
（実験例）
（実施例１）
ＣＺ単結晶シリコンインゴットから得たｎ型シリコンウェーハ（厚さ：７２５μｍ、ドーパント種類：リン、ドーパント濃度：１×１０１５ａｔｏｍｓ／ｃｍ３）を用意した。次に、クラスターイオン発生装置（日新イオン機器社製、型番：ＣＬＡＲＩＳ）を用いて、トリメチルホスフィン（Ｃ３Ｈ９Ｐ）のクラスターイオンを生成し、炭素のドーズ量５．０×１０１４ａｔｏｍ／ｃｍ２、リンのドーズ量１．７×１０１４ａｔｏｍ／ｃｍ２、炭素１原子あたり１２．８ｋｅＶ／ａｔｏｍ、ボロン１原子あたり１２．８ｋｅＶ／ａｔｏｍの照射条件でシリコンウェーハに照射した。その後、シリコンウェーハをＨＦ洗浄処理した後、枚葉式エピタキシャル成長装置（アプライドマテリアルズ社製）内に搬送し、装置内で１１２０℃の温度で３０秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガス、ホスフィン（ＰＨ３）をドーパントガスとして１０００〜１１５０℃でＣＶＤ法により、シリコンウェーハ上にシリコンのエピタキシャル層（厚さ：６μｍ、ドーパント種類：リン、ドーパント濃度：５×１０１５ａｔｏｍｓ／ｃｍ３）をエピタキシャル成長させ、本発明に従うシリコンエピタキシャルウェーハを作製した。
（実施例２）
実施例１と同じシリコンウェーハに対して、トリメチルホスフィンに替えて、トリメチルボラン（Ｃ３Ｈ９Ｂ）を材料ガスとして、クラスターイオンを生成し、ボロンのドーズ量１．７×１０１４ａｔｏｍｓ／ｃｍ２、ボロン１原子あたりの加速電圧を１４．５ｋｅｖ／ａｔｏｍとし、さらにエピタキシャル層（ドーパント種類：ボロン、ドーパント濃度：５×１０１５ａｔｏｍｓ／ｃｍ３）とした以外は、実施例１と同じ条件で、本発明に従うシリコンエピタキシャルウェーハを作製した。
（比較例１）
実施例１と同じシリコンウェーハに対して、クラスターイオン照射に替えて、ＣＯ２を材料ガスとして、炭素のモノマーイオンを生成し、ドーズ量５．０×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧８０ｋｅＶ／ａｔｏｍの条件で、シリコンウェーハに注入した。その後、ホスフィン（ＰＨ３）を材料ガスとして、リンのモノマーイオンを生成し、ドーズ量１．７×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧８０ｋｅＶ／ａｔｏｍの条件でシリコンウェーハに注入した以外は、実施例１と同じ条件で、比較例にかかるシリコンエピタキシャルウェーハを作製した。
（比較例２）
実施例１と同じシリコンウェーハに対して、クラスターイオン照射に替えて、ＣＯ２を材料ガスとして、炭素のモノマーイオンを生成し、ドーズ量５．０×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧８０ｋｅＶ／ａｔｏｍの条件で、シリコンウェーハに注入した。その後、ＢＦ２を材料ガスとして、ボロンのモノマーイオンを生成し、ドーズ量１．７×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧８０ｋｅＶ／ａｔｏｍの条件でシリコンウェーハに注入した以外は、実施例１と同じ条件で、比較例にかかるシリコンエピタキシャルウェーハを作製した。
（比較例３）
実施例１と同じシリコンウェーハに対して、クラスターイオン照射に替えて、ＣＯ２を材料ガスとして、炭素のモノマーイオンを生成し、ドーズ量５．０×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧８０ｋｅＶ／ａｔｏｍの条件で、シリコンウェーハに注入した以外は、実施例１と同じ条件で、比較例にかかるシリコンエピタキシャルウェーハを作製した。
（評価方法および評価結果）
（１）ＳＩＭＳ測定
作製した各サンプルについてＳＩＭＳ測定を行い、図６（Ａ），（Ｂ）および図７（Ａ），（Ｂ），（Ｃ）に示す炭素およびドーパント元素の濃度プロファイルを得た。ただし、図７（Ｃ）についてはドーパント元素を注入していないので、炭素の濃度プロファイルのみである。なお、横軸の深さはエピタキシャル層の表面をゼロとしている。また、作製した各サンプルについて、エピタキシャル層を１μｍまで薄膜化した後にＳＩＭＳ測定を行った。このとき得られた炭素およびドーパント元素の濃度プロファイルの半値幅、ピーク濃度、およびピーク位置（エピタキシャル層を除いたシリコンウェーハ表面からのピーク深さ）を、それぞれ以下の評価基準で分類して表１に示す。
半値幅
◎：１００ｎｍ以下
○：１００ｎｍ超〜１２５ｎｍ以下
△：１２５ｎｍ超
ピーク位置
◎：１２５ｎｍ以下
○：１２５ｎｍ超〜１５０ｎｍ以下
△：１５０ｎｍ超
ピーク濃度
◎：５．０×１０１９ａｔｏｍｓ／ｃｍ３以上
○：２．０×１０１９ａｔｏｍｓ／ｃｍ３以上〜５．０×１０１９ａｔｏｍｓ／ｃｍ３未満
△：２．０×１０１９ａｔｏｍｓ／ｃｍ３未満
（２）ゲッタリング能力評価
作製した各サンプルのエピタキシャル層表面を、Ｎｉ汚染液（１．０×１０１４／ｃｍ２）およびＣｕ汚染液（１．０×１０１４／ｃｍ２）でスピンコート汚染法を用いて故意に汚染し、引き続き１０００℃、１時間の拡散熱処理を施した。その後、ＳＩＭＳ測定を行うことでゲッタリング性能を評価した。ＮｉおよびＣｕの捕獲量（ＳＩＭＳプロファイルの積分値）を以下のようにそれぞれ分類して、評価基準とした。評価結果を表１に示す。
◎：７．５×１０１３ａｔｏｍｓ／ｃｍ２以上〜１×１０１４ａｔｏｍｓ／ｃｍ２未満
○：５．０×１０１３ａｔｏｍｓ／ｃｍ２以上〜７．５×１０１３ａｔｏｍｓ／ｃｍ２未満
△：５．０×１０１３ａｔｏｍｓ／ｃｍ２未満
Figure 0005799936
（評価結果の考察）
図６（Ａ），（Ｂ）と、図７（Ａ），（Ｂ），（Ｃ）とを比較すると、クラスターイオン照射により、実施例１，２では炭素およびドーパント元素が局所的かつ高濃度に固溶した改質層が形成されることが分かる。そして、表１に示すように、実施例１，２は、炭素およびドーパント元素の濃度プロファイルの半値幅がいずれも１００ｎｍ以下であるために、ＮｉおよびＣｕの両方に対して、比較例１〜３よりも優れたゲッタリング能力を発揮していることが分かる。
図６（Ａ），（Ｂ）、図７（Ａ），（Ｂ）から明らかなように、いずれも改質層内にはエピタキシャル層のドーパント濃度（実施例１および比較例１はリン、実施例２および比較例２はボロン）よりも高いピーク濃度が観察された。
本発明によれば、より高いゲッタリング能力を発揮することで、金属汚染を抑制することが可能な半導体エピタキシャルウェーハを得ることができ、また、この半導体エピタキシャルウェーハから高品質の固体撮像素子を形成することができる。
１０ 半導体ウェーハ
１０Ａ 半導体ウェーハの表面
１２ バルク半導体ウェーハ
１４ 第１エピタキシャル層
１６ クラスターイオン
１８ 改質層
２０ （第２）エピタキシャル層
１００ 半導体エピタキシャルウェーハ
２００ 半導体エピタキシャルウェーハ

Claims (14)

  1. 半導体ウェーハの表面にクラスターイオンを照射して、該半導体ウェーハ表面に、前記クラスターイオンの構成元素である炭素およびドーパント元素が固溶した改質層を形成する第１工程と、
    前記半導体ウェーハの改質層上に、該改質層における前記ドーパント元素のピーク濃度よりもドーパント元素の濃度が低いエピタキシャル層を形成する第２工程と、
    を有し、該第２工程後の改質層における前記構成元素の深さ方向の濃度プロファイルの半値幅が１００ｎｍ以下である半導体エピタキシャルウェーハを得ることを特徴とする半導体エピタキシャルウェーハの製造方法。
  2. 前記クラスターイオンが、前記炭素および前記ドーパント元素の両方を含む化合物をイオン化してなる請求項１に記載の半導体エピタキシャルウェーハの製造方法。
  3. 前記ドーパント元素が、ボロン、リン、砒素およびアンチモンからなる群より選択された１または２以上の元素である請求項１または２に記載の半導体エピタキシャルウェーハの製造方法。
  4. 前記半導体ウェーハが、シリコンウェーハである請求項１〜３いずれか１項に記載の半導体エピタキシャルウェーハの製造方法。
  5. 前記半導体ウェーハが、シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハであり、前記第１工程において前記改質層は前記シリコンエピタキシャル層の表面に形成される請求項１〜３のいずれか１項に記載の半導体エピタキシャルウェーハの製造方法。
  6. 前記第１工程の後、前記第２工程の前に前記半導体ウェーハに対して結晶性回復のための熱処理を行う工程をさらに有する請求項１〜５のいずれか１項に記載の半導体エピタキシャルウェーハの製造方法。
  7. 半導体ウェーハと、該半導体ウェーハの表面に形成された、該半導体ウェーハ中に炭素およびドーパント元素が固溶してなる改質層と、該改質層上のエピタキシャル層と、を有し、
    前記改質層における、前記炭素の濃度プロファイルの半値幅および前記ドーパント元素の濃度プロファイルの半値幅がともに１００ｎｍ以下であり、
    前記エピタキシャル層におけるドーパント元素の濃度が、前記改質層における前記ドーパント元素のピーク濃度よりも低いことを特徴とする半導体エピタキシャルウェーハ。
  8. 前記ドーパント元素が、ボロン、リン、砒素およびアンチモンからなる群より選択された１または２以上の元素である請求項７に記載の半導体エピタキシャルウェーハ。
  9. 前記半導体ウェーハが、シリコンウェーハである請求項７または８に記載の半導体エピタキシャルウェーハ。
  10. 前記半導体ウェーハが、シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハであり、前記改質層は前記シリコンエピタキシャル層の表面に位置する請求項７または８に記載の半導体エピタキシャルウェーハ。
  11. 前記半導体ウェーハの表面からの深さが１５０ｎｍ以下の範囲内に、前記改質層における前記炭素および前記ドーパント元素の濃度プロファイルのピークが位置する請求項７〜１０のいずれか１項に記載の半導体エピタキシャルウェーハ。
  12. 前記改質層における前記炭素の濃度プロファイルのピーク濃度が、１×１０１５ａｔｏｍｓ／ｃｍ３以上である請求項７〜１１のいずれか１項に記載の半導体エピタキシャルウェーハ。
  13. 前記改質層における前記ドーパント元素の濃度プロファイルのピーク濃度が、１×１０１５ａｔｏｍｓ／ｃｍ３以上である請求項７〜１２のいずれか１項に記載の半導体エピタキシャルウェーハ。
  14. 請求項１〜６のいずれか１項に記載の製造方法で製造されたエピタキシャルウェーハまたは請求項７〜１３のいずれか１項に記載のエピタキシャルウェーハの、表面に位置するエピタキシャル層に、固体撮像素子を形成することを特徴とする固体撮像素子の製造方法。
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KR1020157013183A KR101669603B1 (ko) 2012-11-13 2013-11-11 반도체 에피텍셜 웨이퍼의 제조 방법, 반도체 에피텍셜 웨이퍼, 및 고체 촬상 소자의 제조 방법
DE112013005401.9T DE112013005401T5 (de) 2012-11-13 2013-11-11 Verfahren zur Herstellung von Halbleiter-Epitaxiewafern, Halbleiter-Epitaxiewafer, und Verfahren zur Herstellung von Festkörper-Bildsensorvorrichtungen
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US14/442,355 US20160181311A1 (en) 2012-11-13 2013-11-11 Method of producing semiconductor epitaxial wafer, semiconductor epitaxial wafer, and method of producing solid-state image sensing device
TW102141071A TWI514558B (zh) 2012-11-13 2013-11-12 半導體磊晶晶圓的製造方法、半導體磊晶晶圓及固體攝影元件的製造方法
US16/717,722 US20200127043A1 (en) 2012-11-13 2019-12-17 Method of producing semiconductor epitaxial wafer, semiconductor epitaxial wafer, and method of producing solid-state image sensing device

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6119637B2 (ja) * 2014-02-26 2017-04-26 信越半導体株式会社 アニール基板の製造方法、及び半導体装置の製造方法
JP6539959B2 (ja) * 2014-08-28 2019-07-10 株式会社Sumco エピタキシャルシリコンウェーハおよびその製造方法、ならびに、固体撮像素子の製造方法
JP6137165B2 (ja) * 2014-12-25 2017-05-31 株式会社Sumco 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法
JP6354993B2 (ja) * 2015-04-03 2018-07-11 信越半導体株式会社 シリコンウェーハ及びシリコンウェーハの製造方法
US10026843B2 (en) * 2015-11-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structure of semiconductor device, manufacturing method thereof, and manufacturing method of active region of semiconductor device
JP6459948B2 (ja) * 2015-12-15 2019-01-30 株式会社Sumco 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法
JP6759626B2 (ja) * 2016-02-25 2020-09-23 株式会社Sumco エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
JP2017201647A (ja) 2016-05-02 2017-11-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6737066B2 (ja) * 2016-08-22 2020-08-05 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、及び固体撮像素子の製造方法
JP6327393B1 (ja) * 2017-02-28 2018-05-23 株式会社Sumco エピタキシャルシリコンウェーハの不純物ゲッタリング能力の評価方法及びエピタキシャルシリコンウェーハ
JP6787268B2 (ja) * 2017-07-20 2020-11-18 株式会社Sumco 半導体エピタキシャルウェーハおよびその製造方法、ならびに固体撮像素子の製造方法
JP2019080008A (ja) * 2017-10-26 2019-05-23 信越半導体株式会社 基板の熱処理方法
JP6801682B2 (ja) 2018-02-27 2020-12-16 株式会社Sumco 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
JP6930459B2 (ja) * 2018-03-01 2021-09-01 株式会社Sumco 半導体エピタキシャルウェーハの製造方法
KR102261633B1 (ko) * 2019-02-01 2021-06-04 에스케이실트론 주식회사 에피택셜웨이퍼의 금속오염분석방법
JP6988843B2 (ja) * 2019-02-22 2022-01-05 株式会社Sumco 半導体エピタキシャルウェーハ及びその製造方法
JP7259791B2 (ja) * 2020-03-25 2023-04-18 株式会社Sumco シリコンウェーハへのクラスターイオン注入による白傷欠陥低減効果の評価方法及びエピタキシャルシリコンウェーハの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3384506B2 (ja) * 1993-03-30 2003-03-10 ソニー株式会社 半導体基板の製造方法
JP4016371B2 (ja) * 1999-11-10 2007-12-05 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP2006193800A (ja) 2005-01-14 2006-07-27 Canon Inc 硬質炭素膜の成膜方法及び成膜装置
KR100654354B1 (ko) 2005-07-25 2006-12-08 삼성전자주식회사 게더링 기능을 가지는 저결함 에피택셜 반도체 기판, 이를이용한 이미지 센서 및 이의 제조 방법
KR101455404B1 (ko) * 2005-12-09 2014-10-27 세미이큅, 인코포레이티드 탄소 클러스터의 주입에 의한 반도체 디바이스의 제조를위한 시스템 및 방법
US8110820B2 (en) * 2006-06-13 2012-02-07 Semequip, Inc. Ion beam apparatus and method for ion implantation
JP2008311418A (ja) * 2007-06-14 2008-12-25 Shin Etsu Handotai Co Ltd エピタキシャルウェーハおよびエピタキシャルウェーハの製造方法
JP2010040864A (ja) * 2008-08-06 2010-02-18 Sumco Corp エピタキシャルシリコンウェーハ及びその製造方法
JP5099023B2 (ja) 2009-01-27 2012-12-12 信越半導体株式会社 エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法
JP2011151318A (ja) * 2010-01-25 2011-08-04 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011253983A (ja) * 2010-06-03 2011-12-15 Disco Abrasive Syst Ltd シリコンウェーハへのゲッタリング層付与方法
FR2961013B1 (fr) * 2010-06-03 2013-05-17 Commissariat Energie Atomique Procede pour eliminer des impuretes residuelles extrinseques dans un substrat en zno ou en znmgo de type n, et pour realiser un dopage de type p de ce substrat.
JP2012059849A (ja) * 2010-09-08 2012-03-22 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハおよびシリコンエピタキシャルウェーハの製造方法
US9263271B2 (en) * 2012-10-25 2016-02-16 Infineon Technologies Ag Method for processing a semiconductor carrier, a semiconductor chip arrangement and a method for manufacturing a semiconductor device

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