KR101455404B1 - 탄소 클러스터의 주입에 의한 반도체 디바이스의 제조를위한 시스템 및 방법 - Google Patents

탄소 클러스터의 주입에 의한 반도체 디바이스의 제조를위한 시스템 및 방법 Download PDF

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Abstract

탄소 클러스터의 주입과 기판을 합체하여, 집적 회로에서 PMOS 트랜지스터 구조의 제조시 기판이 붕소, 및 인으로 도핑되는 경우, 트랜지스터 접합의 특성을 개선하는 프로세스가 개시된다. 이러한 새로운 접근 방식으로부터 유래된 2가지 프로세스, 즉 (1) USJ 형성을 위한 확산 제어, 및 (2) 스트레스 엔지니어링을 위한 고량(high dose) 탄소 주입이 있다. USJ 형성을 위한 확산 제어는 PMOS에서의 소스/드레인 구조의 붕소 또는 얕은(shallow) 붕소 클러스터 주입과 함께 예시된다. 더 특별하게는, 우선 C16Hx +와 같은 클러스터 탄소 이온은 후속 붕소 주입과 근사하게 동일한 양으로 소스/드레인 영역에 주입되며, 이후 바람직하게는 가령 B18Hx + 또는 B10Hx +와 같은 붕소수소화물 클러스터를 사용하여, 소스/드레인 확장을 형성하기 위해, 얕은 붕소, 붕소 클러스터 , 인 또는 인 클러스터 이온 주입이 후속된다. 후속 어닐링 및 활성화시, 붕소 확산은 탄소 원자에 의해 간극 결함 제거로 인해, 감소된다.
반도체, 탄소, 클러스터, PMOS, NMOS

Description

탄소 클러스터의 주입에 의한 반도체 디바이스의 제조를 위한 시스템 및 방법{SYSTEM AND METHOD FOR THE MANUFACTURE OF SEMICONDUCTOR DEVICES BY THE IMPLANTATION OF CARBON CLUSTERS}
본 출원은 2005년 12월 9일자로, 출원된 미국 가출원 제60/748,797호에 관련되고 이 가출원의 이익을 주장하며, 이 가출원의 내용은 참고로 본 명세서에 병합된다.
본 발명은 반도체 제조 방법에 대한 것으로, 더 상세하게는 집적 회로에서 PMOS 트랜지스터 구조의 제조시 붕소, 비소 및 인으로 기판을 도핑하는 경우, 트랜지스터 접합의 특성을 향상시키도록 스트레스 엔지니어링 및 확산 제어를 위해 기판으로 탄소함유 클러스터를 주입하는 방법에 관한 것이다.
이온 주입 프로세스
반도체 디바이스의 제조는 이온 주입에 의한 실리콘 기판 내에 트랜지스터 구조의 형성을 수반한다. Sferlazzo 등의 미국특허 제5,497,006호에 의해 공개된 바와 같이, 이온 주입 장비는 원하는 도펀트 종류를 포함하는 이온의 스트림을 생 성하는 이온 소스, 추출 전극에 의해 이온 소스로부터 이온을 추출 및 가속시키고, 잘-한정된 에너지 또는 속도를 갖는 이온 빔으로 이온 스트림을 집중시키는 빔 라인, 이온 빔 내에 존재하는 다른 종류의 이온이 있을 수 있기 때문에, 관심있는 이온을 선택하는 이온 여과 시스템, 잘-한정된 거리만큼 기판으로 침투하는 이온 빔이 충돌하는 실리콘 기판을 하우징하는 프로세스 체임버를 포함한다. 트랜지스터 구조는 기판 표면상에 직접 형성된 마스크를 통하여 이온 빔을 통과하도록 함으로써 형성되며, 이 마스크는 기판의 별개 부분만 이온 빔에 노출되도록 구성된다. 도펀트 이온이 실리콘 기판으로 침투하는 경우, 기판의 전기적 특성은 국부적으로 변경되는데, 이는 예를 들면 가령 붕소 또는 인듐과 같은 p-형 도펀트에 의한 홀, 및 인 또는 비소와 같은 n-형 도펀트에 의한 전자와 같은 전기적 캐리어를 도입하여, 소스, 드레인 및 게이트 구조를 생성한다.
반도체 공정에서의 최근 개발은 트랜지스터 성능을 향상시키기 위해 기계적 스트레스의 통합이다. 이 스트레스는 격자 구조에 실리콘 이외의 다른 성분의 원자를 포함시킴으로써 생성된다. 지금까지 성공적인 프로세스는 Ge 원자를 PMOS 트랜지스터의 소스 및 드레인 영역으로의 통합이었다. Ge 원자를 실리콘 기판으로의 포함은 SiGe 합금이며, 이는 Si 격자와 호환가능한 격자 구조를 갖는다. 그러나, Ge 원자는 Si 원자보다 크므로, 이는 결국 SiGe 합금에 대하여 일정한 더 큰 격자가 되며, 이는 포함된 Ge양에 의해 제어될 수 있다. PMOS 트랜지스터의 소스 및 드레인 영역 안에 이러한 합금 물질을 형성시킴으로써, 그 안의 더 큰 격자는 채널 영역을 압축 스트레스 하에 놓이게 하며, 이는 홀 이동도를 향상시키고 PMOS 트랜지 스터의 성능을 증가시킨다. 압축 스트레스는 전자 이동도에 유해하고 NMOS 트랜지스터의 성능을 저하시키므로, Ge 원자의 포함은 오로지 PMOS 트랜지스터를 위해 동작한다.
종래 기술의 이온 소스
전통적으로, 베른나스형(Bernas-type) 이온 소스는 이온 주입 장비에 사용되어 오고 있다. 이러한 이온 소스는 예를 들면, BF3, AsH3 또는 PH3와 같은 도펀트-함유 피드(feed) 가스를 이들의 원자 또는 단량체 구성물로 분해시킴으로써, 다량으로 다음 이온, B+, As+ 및 P+를 생성하는 것이 알려져 있다. 베르나스형 이온 소스는 핫 플라즈마 또는 아크 방전 소스로서 알려져 있으며, 노출 필라멘트 캐소드 또는 비간접적으로 가열된 캐소드인 전자 이미터를 통합한다. 이러한 소스 타입은 자기장에 의해 한정되는 플라즈마를 생성한다. 최근에, 클러스터 주입 이온 소스가 장비 시장에 소개되었다. 이들 이온 소스는 베르나르스-스타일(Bernas-style) 소스와 유사하지 않은데, 이들이 "클러스터"를 생산하거나, 또는 분자 형태, 예를 들면 Asn +, Pn +, 또는 BnHm +(여기서, n과 m은 정수이고, 2
Figure 112008032926879-pct00001
n
Figure 112008032926879-pct00002
18) 형태의 이온의 도펀트 원자집단을 생성하도록 설계되었다는 점에서 그러하다. 이러한 이온화된 클러스터는 실리콘 기판의 표면에 훨씬 근접해서 그리고 이들의 단량체(n=1) 대응물과 관련하여 더 높은 양(doses)으로 주입되며, 따라서 65nm, 45nm 또는 32nm 세대의 트랜지스터 디바이스에서 울트라-얕은 (Utra Shallow) p-n 트랜지스터 접합을 형성함 에 대하여 대단히 중요하다. 이들 클러스터 소스는 피드 가스(feed gases)의 모분자(parent molecules)와 이온 소스로 삽입된 증기를 보존한다. 이들 중 가장 성공적인 것은 전자-임팩트 이온화를 사용하고 있으며, 밀도가 높은 플라즈마를 생성하지 못하지만 오히려 종래의 베르나스 소스에 의해 생산된 것보다 적어도 100배 더 작은 낮은 이온 밀도를 생성한다. 예를 들면, 클러스터 주입 및 클러스터 이온 소스 방법은 Horsky 등의 미국특허 제6,452,338호 및 미국특허 제6,686,595호에 의해 설명되어 있으며, 이들은 본 명세서에 참고로 병합된다. PMOS 디바이스를 제조함에 있어 B18Hx +로서 B18H22의 사용이 미국특허출원공개 제US2004/0002202 A1호로서 공개된, Horsky 등의 심사중인 미국특허출원 제10/251,491호에 공개되어 있으며, 이는 본 명세서에 참고로 병합된다.
백그라운드: USJ 도전
디바이스 테크놀리지가 모든 치수에서 계속 크기조정(scale)되므로, PMOS 트랜지스터의 적절한 형성에 필요한 p형 울트라 얕은 접합, 즉 USJ(Utra Shallow Junctions)를 생성하는 것은 점차로 어려워지고 있다. PMOS 트랜지스터의 가장 도전적인 특징은 소스/드레인 연장, 즉 SDE(Source/Drain Extension)이며, 이는 효과적이기 위해 트랜지스터에서 가장 얇은 접합이어야만 한다. 65nm 노드 테크놀리지(반도체를 위한 국제 테크놀리지 로드맵, 즉 ITRS(International Technology Roadmap for Semiconductors)에서 정의된 바와 같이)의 경우, PMOS SDE는 약 15-25nm 깊이일 것이 요구되고, 반면에 45nm 테크놀리지는 8-20nm의 PMOS SDE 접합 깊 이를 요구할 것이다. 접합 깊이를 제어하기 위한 2개의 주요한 수단이 있는데, 즉 (1) 붕소 도펀트의 초기 위치를 제어, 및 (2) 활성화 동안 이들의 후속적 운동을 제하는 수단이다. 도펀트는 가령 주입 어닐링 및 활성화 프로세스 동안과 같이, 이들이 고온을 겪을 때마다 움직인다. 도펀트의 초기 위치는 도펀트 이온의 주입 에너지에 의해 결정된다. 이들 수단 둘 다는 이 테크놀리지가 더 작은 게이트 길이로 크기조정(scale)됨으로써, PMOS SDE의 수직 차원을 크기조정하기 위해 역사적으로 사용되었다. 최근 세대에 PMOS SDE 접합 깊이를 감소시키는 주요한 수단은 활성화 단계동안 어닐링 시간을 감소시킴으로써 이루어지며, 이는 도펀트 확산을 감소시키고 이에 의해 결국 더 얇은 접합의 형성이 된다. 또한, 주입 에너지는 초기 도펀트 위치를 더 얇게, 즉 실리콘 표면에 더 가깝게 만들도록 감소되지만, 주입의 빔 흐름(currents)은 더 낮은 빔 에너지, 및 실질적으로 따라서 90nm 이하의 특징 크기를 위한 붕소 주입을 위해 요구된 keV 이하의 붕소 에너지에서 감소되므로, 이는 주입 툴의 생산성(웨이퍼 처리량)을 상당히 감소시키게 되고, 따라서 접합 깊이를 감소시키기 위해 매력적인 수단이 아니다.
확산 제어
확산은 주입된 붕소를 활성화하기 위한 필요의 자연적인 결과인데, 즉 주입된 웨이퍼는 실리콘에서 전기적으로 활성화되기 위해 주입된 붕소에 대하여 고온에서 어닐링되어야만 한다. 불소를 함유한 실리콘이 고온에 노출되자 마자, 붕소는 고농도의 영역으로부터 더 낮은 농도의 영역으로 이동, 또는 확산할 것이다. 이러한 붕소의 운동은 매우 얇은 접합의 형성을 불러일으킨다. 어닐링 발전에서의 주요 경향은 어닐링 시간의 감소이며, 이는 순 확산을 관리한다. 현재의 웨이퍼 공정(processing)은 고온(1000-1100℃)까지 급속히 오르고 다시 내려가는 "스파이크" 어닐링을 합체시킨다. 이러한 기술은 확산을 감소시키고 가치있는 생산 프로세스 솔루션을 제공함에 있어 매우 효과적이었다. 그러나, 90nm 이하의 노드 테크놀리지의 경우, 훨씬 적은 붕소 확산이 요구되며, 스파이크 어닐링 시스템(150℃/sec까지)의 상승율 제한이 도달되었다. 다음 단계에서, 열 예산(thermal budget)을 감소시킴에 있어서, 이러한 경향은 "플래시 어닐링" 또는 레이저 열 공정의 "밀리초" 테크놀리지를 아마 사용할 것이다. 이들 테크놀리지의 둘 다는 여전히 미성숙이고 가치있는 생산 프로세스 솔루션을 제공함에 있어 상당한 도전에 직면한다. 또한, 열 예산이 이들 울트라-급속 어닐링 접근방식에 의해 매우 작은 값으로 감소되므로, 이 활성화 프로세스 자체가 영향을 받는다. 예를 들면, 더 높은 시트 저항이 달성되고, 시트 저항의 공간적 비균일성, 즉 Rs는 스파이크 어닐링에 의해 달성된 것보다 더 높다.
공동-주입( Co - Implantation )
어닐링 시간의 지속적인 감소에 대한 하나의 대안은 붕소의 확산을 방해하는 것으로 알려진 다른 불순물의 도입이며, 이는 잠재적으로 결국 동일한 열 예산에서 더 얇은 접합이 된다. 예를 들면, BF2 + 주입 단계 동안 역사적으로 도입된 F는 붕소 확산을 감소시킬 수 있음은 잘 알려져 있다. 따라서, BF2 + 주입(implant)에 의해 형 성된 접합은 동일한 어닐링 프로세스가 사용되는 경우, 등가 B+ 주입보다 보통 더 얇게 된다. 그러나, F가 붕소, 즉 분자 종류 BF3의 일부로서 동일한 주입 프로세스에서 도입되므로, BF2 + 주입으로부터 발생한 비소-주입된(as-implanted) F 깊이 프로파일은 B 확산의 감소를 위해 최적화되지 않으며, 접합 깊이가 더 감소되지 않으므로, 이는 BF2 주입을 덜 매력적으로 만든다.
다른 대안은 탄소의 도입이며, 이는 확산을 억제하기 위해 잘 알려져 있다. 에를 들면, E.J. Collart, S.B. Felch, H.Graoui, D.Kirkwood, B.J.Pawlak, P.P.Absil, S.Sevri, T.Janssens 및 W.Vandervorst의 "Co-Implantation with Conventional Spike Anneal Solutions for 45nm Ultra-Shallow Junction Formation"(Proceedings of the Eight International Workshop on:Fabrication, Characterization and Modelling of Ultra-Shallow Doping Profiles in Semiconductors, 327 페이지, 2005년 6월), N.Cowern, B.Colombeau, J.Graoui, 및 M.Foad의 "Computational Modeling of Co-implanted Carbon for 65nm Node USJ Formation"(동일한책, 300페이지), S.Rizk, Y.M.Haddara 및 A.Sibaja-Hernandez의 "Modeling the Suppression of Boron Diffusion in Si/SiGe Due to Carbon Incorporation"(동일한책, 315페이지), L.S.Robertson, R.Brindos 및 K.S.Jones의 "The effect of impurities and activation of ion implanted boron in silicon"(Mat.Res.Soc.Symp. 권610, B5.8.1-B5.8.6 페이지, 2000년), Mark E.Law, Michelle D.Griglione 및 Misty Northridge의 "Influence of Carbon on the Diffusion of Interstitials and Boron in Silicon"(동일한 책, B7.4.1-B7.4.5 페이지), E.J.H.Collart 등의 "Co-implantation with conventional spike anneal solutions for 45nm ultra-shallow junction formation"(Internal Conference on Ultra-Shallow Junctions, USJ2005, 미국 플로리다, 2005년, 6월 5-8일), P.A.Stolk, H.-J.Gossmann, D.J.Eaglesham, D.J.Jacobson, H.S.Luftman 및 J.M.Poate의 "Understanding and controlling transient enhanced dopant diffusiion in silicon"(Mat.Res.Soc.Symp.Proc. 권 354, 307-318 페이지, 1995년), M.Ueda, H.Reuther, R.Gunzel, A.F.Beloto, E.Abramof 및 L.A.Berni의 "High dose nitrogen and carbon shallow implantation in Si by plasma immersion ion implantation"(Nuclear Instruments and Methods in Physics Research B 175-177 , 715-720 페이지, 2001년), Jorg K.N.Lindner의 "Ion beam synthesis of buried SiC Layers in silicon: Basic physical processes"(Nuclear Instruments and Methods in Physics Research B 178, 44-54 페이지, 2001년), J.K.N.Lindner, W.Reiber 및 B.Stritzker의 "Mechanisms of SiC Formation in the ion Beam Synthesis of 3C-SiC Layers in Silicon"(Materials Science Forum 권 264-268, 215-218 페이지, 1998년), M.Ueda 등의 "High dose nitrogen and carbon shallow implantation in Si by plasma immersion ion implantation"(Nuclear Instruments and Methods in Physics Reasearch B 175-177, 715-720 페이지, 2001년), Kah-Wee Ang 등의 "Thin body silicon-on-insulator N-MOSFET with silicon-carbon source/drain regions for performance enhancement"(IEDM Workshop, 워싱턴 D.C., 2005년 12월), Masahiro Deguchi. Akihisa Yoshida 및 Masatoshi Kitagawa의 "B-SiC formation by low-energy ion-doping technique"(Japanese Journal of Applied Physics 권 29, 8호, L 1493-L 1496 페이지, 1990년 8월)이 있으며, 이들 모두는 참고로 본 명세서에 병합된다.
스트레스 엔지니어링 및 캐리어 이동도 향상
실리콘 공정에서의 더 새로운 추세 중 하나는 스트레스 엔지니어링이라 불리며, 이에 의해 격자 불일치로 인해 기계적 스트레스 하에 활성 구조를 의도적으로 놓는 구조가 생성된다. 이러한 노력의 주요 목표는 캐리어 이동도를 향상시키기 위해 MOS 트랜지스터의 채널 영역을 스트레스 하에 놓는 것이다. PMOS 트랜지스터는 압축 스트레스(compressive stress)로부터 이익을 보며, NMOS 트랜지스터는 장력 스트레스로부터 이익을 본다. 압축 스트레스를 생성하기 위한 선도 프로세스는 Ge를 실리콘 격자로의 통합이며, 이는 SiGe 합금을 형성시킨다. Ge는 이러한 역할에 유용한데, 왜냐하면 이는 실리콘 보다 더 큰 원자이고 Ge의 통합은 격자를 확장시키며, 이에 의해 근접한 영역을 스트레스하에 놓이게 하기 때문이다. 이러한 개념의 가장 공공적인 사용은 인텔사의 90nm 테크놀리지이며, 이에 의해 PMOS 소스/드레인 영역은 에피택셜적으로 성장된 SiGe 합금 구조이며, 이 SiGe 합금 구조는 채널 영역을 압축 스트레스 하에 놓으며, 이에 의해 PMOS 트랜지스터 및 총체적인 회로의 성능을 향상시킨다.
65 nm 이하 로직 및 메모리 응용을 위한 스트레스 엔지니어링
65nm 테크놀리지 노드는 적당한 트랜지스터 구조를 산출하기 위해 SDE 접합 깊이의 추가 감소를 요구한다. 이 노드로 시작하면, PMOS SDE는 프로세스 제어 및 생산성 관점 둘 다로부터 매우 도전을 받고 있다. 붕소 주입의 에너지는 500eV 붕소 에너지 이하로 감소되어야 하므로, 생산성은 상당히 감소된다. 또한, 어닐링 요구조건은 개선된, 저-열예산 스파이크 어닐링이 요구되고, 심지어 새롭고, 대안적인 어닐링 테크놀리지가 고려되도록 하는 조건이다. 이들 프로세스 목표을 성취하기 위한 어려움으로 인해, 대안적인 프로세스가 고려되어야만 한다. 더 높은 성능 트랜지스터를 산출하기 위한 스트레스 엔지니어링의 도입은 게이트 길이를 감소시키기 위해 즉각적인 필요를 경감시켜 속도 및 구동 전류를 향상시킬 수 있다. 이 개념은 활성 채널이 영구적으로 스트레스 하에 있는 경우 트랜지스터를 산출하는 것이 더 높은 성능 트랜지스터의 형성을 허용한다는 것이다. 이러한 발달을 위한 메커니즘은 스트레스가 캐리어 이동도를 수정하고 이에 의해 직접적으로 트랜지스터 구동 전류를 향상시키고 따라서 회로의 속도를 향상시키는 점이다. 요구되는 스트레스 엔지니어링은 단순하지 않은데, 이는 NMOS 트랜지스터 성능은 장력 스트레스로 향상되는 반면에 PMOS 트랜지스터 성능은 압축 스트레스로 향상되기 때문이다. 예를 들면, 인텔사는 90nm 노드에서의 집적된 스트레스 엔지니어링을 가지고 있으며, 이 스트레스 엔지니어링은 PMOS 채널을 압축 스트레스하에 놓이게 하므로 이에 의해 PMOS의 성능을 개선시키는 SiGe 소스/드레인 테크놀리지의 도입, 및 NMOS 트랜지스터를 장력 스트르세하에 놓이게 하여, NMOS 성능을 향상시키는 선택적인 실리콘 질소화물 오버레이어의 사용에 의한다. 이들 스트레스 엔지니어링 테 크놀리지의 조합은 결국 총체적으로 회로를 위한 중요한 성능 향상이 된다. 이들 프로세스와 경쟁할 수 있기 위해, 일부 분석가들은 스트레스 엔지니어링이 65nm 모드에서 시작하는 모든 고성능 제품에 대하여 요구될 것으로 믿고 있다.
소위 비확산 어닐링 ( So - Called Diffusionless Anneals )
어닐링 시간을 감축시키는 이익을 최대화하기 위해, 현재 경향은 어닐링 프로세스(열 예산)의 시간을 지속적으로 감소시켜 붕소 확산을 감소시키는 것이다. 피크 온도는 도펀트 원자를 위한 높은 활성화를 달성하기 위해 높은 채로 있다(일반적으로 1000℃보다 더 높음). 현재 생산 프로세스는 제로 시간에 최대 온도인 온도까지 상승(ramp), 및 이후 실온까지 다시 온도에서 하강(ramp down)을 수반하는 "스파이크 어닐링"을 사용한다. 이 상승율(ramp rate)의 일반적인 값은 가열 테크놀리지의 선택에 의해 구동된 온도까지의 상승율을 가지는 100℃/s 내지 1000℃/s이다. 냉각율(Cool down ramp rate)은 일반적으로 활성 냉각(active cooling)이 사용되지 않으면, 400℃/s 미만까지로 제한된다. 상승율(ramp rate)을 증가시키고 이에 의해 고온에서 총 시간을 감소시키는 새로운 시스템이 항시 개발중이다.
지금 개발중인 이러한 접근방식의 제한은 일반적으로 "비확산 어닐링(diffusionless anneal)"으로 표기된다. "플래쉬" 어닐링 및 "레이저 열 어닐링"과 같은 이러한 프로세스 옵션을 제공할 수 있는 개발중인 2가지 테크놀리지가 있다. 이들 테크놀리지의 둘 다는 잠재적으로 어닐링 프로세스에 적당한 활성화(일반적으로 피크 온도 1300℃) 및 매우 적은 붕소 확산을 제공한다. 이들 테크놀리지는 또한, "밀리초 어닐링"이라 불리는데, 왜냐하면 이 실리콘은 단지 밀리초 이하에 대하여 활성화를 위해 요구되는 고온을 겪기 때문이다. 대안적인 이러한 프로세스가 매우 매력적일 지라도, 이러한 프로세스를 위해 요구되는 테크놀리지는 현재 생산에 사용되는 어닐링 테크놀리지와 근본적으로 다르다. 이들 툴은 새로운 것이고, 대규모 생산을 위한 요구조건을 아직 충족시키지 못한다. 확산 어닐링이 가까운 장래에 견고한 제조 솔루션을 제공하게 될지는 확실하지 않다.
붕소 주입(주입 제거하기)
붕소 주입은 일부 시간 동안 결함 또는 오염물을 제거하는 방법으로 사용되고 있다. 예를 들면, Stolk 등 및 Ueda 등의 위 참고 논문을 보라. 결함이 실리콘에 B 및 P의 일시적인 향상된 확산을 구동하기 위해 보여지기 때문에, 간극의 결함 트랩핑은 확산을 제한하기 위한 후보 방법으로서 여겨진다. 종래의 프로세스는 종래의 플라즈마 이온 소스에 대하여 CO2 또는 CO 가스 소스를 이용한다. C+의 빔이 생성되고, 주입은 상업적인 이온 주입 시스템으로 수행될 수 있다. CO2 또는 CO 가스의 사용은 산화 효과 및 또한 소스에서 발견된 절연물의 탄소 추적으로 인해 종래의 플라즈마 소스의 서비스 수명을 저하시킨다.
탄소 주입의 한 가지 이전 응용은 트랜지스터 구조로부터 멀리, 실리콘내로 고 에너지(MeV) 탄소을 주입함으로써 금속성 불순물 제거를 제공하는 것이다. 실리콘의 경우, 존재하는 어떠한 금속 원자도 원칙적으로, 누설을 증가시킴으로써, 활성 구조의 전기적 성능을 저하시킬 수 있다. 활성 디바이스 영역으로부터 금속성 불순물을 제거하는 방법에 대한 많은 연구가 있다. 사용되고 있는 한 가지 접근 방 식은 활성 디바이스로부터 멀리 있는 실리콘으로 탄소의 주입이다. 실로콘 내의 탄소가 불순성 트랩으로 역할하므로, 이 탄소와 상호작용하는 임의의 금속성 원자는 심지어 고온을 겪는 경우조차라도 그 위치에 머물것이다. 이러한 메커니즘은 제거하기(gettering)로 불리며, 탄소 주입물은 제거하기를 위한 옵션 중 하나이다.
간략하게, 본 발명은 탄소 클러스터의 주입을 기판과 합체하여, 집적 회로에서 PMOS 트랜지스터 구조의 제조시 기판이 붕소, 비소 및 인으로 도핑되는 경우, 트랜지스터 접합의 특성을 개선하는 프로세스에 대한 것이다. 이러한 새로운 접근 방식으로부터 유래된 2가지 프로세스, 즉 (1) USJ 형성을 위한 확산 제어, 및 (2) 스트레스 엔지니어링을 위한 고량(high dose) 탄소 주입이 있다. USJ 형성을 위한 확산 제어는 PMOS에서의 소스/드레인 구조의 붕소 또는 얕은(shallow) 붕소 클러스터 주입과 함께 예시된다. 더 특별하게는, C16Hx +와 같은 클러스터 탄소 이온은 후속 붕소 주입과 근사하게 동일한 양으로 소스/드레인 영역에 주입되며, 이후 바람직하게는 가령 B18Hx + 또는 B10Hx +와 같은 붕소수소화물 클러스터를 사용하여, 소스/드레인 확장을 형성하기 위해, 얕은 붕소 주입이 주입된다. 후속 어닐링 및 활성화시, 붕소 확산은 탄소 원자에 의해 간극 결함 제거로 인해, 감소된다. 위에 언급된, Stolk 등 및 Robertson 등의 참조는 붕소의 일시적인 향상 확산은 실리콘 격자에서 간극 결함에 의해 중재되는 것을 주장한다.
대단히 경제적 가치가 있는 본 발명에 따른 프로세스에 대한 2차적인 이익이 있으며, 즉 이 이익은 탄소 클러스터 주입 및 후속 붕소 클러스터 주입에 의해 실리콘의 비결정화이다. 특히, 큰 붕소 클러스터의 주입은 결정체 실리콘 격자를 비결정화하므로, 이는 결국 이온 채널링에서 큰 감소가 됨이 이 분야에서 잘 알려져 있다. 채널링은 도펀트 불순물의 접합 깊이를 증가시키고, 이에 의해 USJ 형성을 어렵게 만드는 것으로 알려져 있다. 채널링은 일반적으로 붕소를 주입함으로써 PMOS 소스/드레인 연장을 형성하기에 앞서 실리콘을 비결정화시키도록 예를 들면 Ge+ 원자에 의해 먼저 데미지 불순물을 처리함으로써 제어된다. 이 Ge+ 불순물은 수행하기에 비싸고, 또한 USJ 트랜지스터에서 누설 전류를 증가, 일부 경우에는 수십배(several orders of magnitude) 증가시키는 자신의 범위끝(end-of-range)에서 결점을 형성하는 것으로 보여진다. 따라서, B18Hx +와 같은 붕소 클러스터로 종래 붕소 주입을 대체하는 것은 많은 경우에 Ge 주입을 위한 필요성을 없애고, 누설과 연관된 결함 구조를 생성하지 않는다. 이는 대단히 경제적 가치가 있는데, 왜냐하면 프로세스 플로우(flow)로부터 비싼 주입을 제거하고, 생산량을 증대시키며, 집적회로에서 누설 전류를 감소시키기 때문이다. 불행하게도, 붕소 클러스터 주입은 채널링을 전체적으로 제거할 수 없는데, 왜냐하면 비결정화를 위한 결정적 용량이 도달되기 전에, 일부의 붕소 클러스터 주입이 수행되고, 채널 꼬리에 기여하기 때문이다. 예를 들면, 채널링에서 80% 감소는 소스/드레인 연장을 형성하기 위해 B18Hx + 이온의 주입에 예시되고 있지만, 그러나 가장 얕은 접합을 달성하기 위해, 데미지 주입이 여전히 요구된다. 그러나, 만일 본 발명과 일치하는 프로세스에 따른, 탄소 클러스터가 주입되고 이후 붕소 클러스터 또는 단량체 붕소의 주입이 있다면, 실리콘은 탄소 주입에 의해 완전히 비결정화되며, 따라서 채널링은 아주 제거될 수 있다.
최종적으로, 만일 열적으로 구동된 붕소 확산이 적절한 탄소 공동-주입에 의해 최소화될 수 있다면, 비확산 어닐링을 위한 필요성은 피할 수 있게 된다. 예를 들면, 도 3 내지 7은 표준적이고 상업적으로 실행가능한 스파이크 어닐링이 USJ 구조를 형성하기 위해 적합해야함을 제안한다. 이는 다음 세대의 신종 어닐링 테크놀리지를 요구하지 않아, 칩 제조 산업에 대단히 경제적인 이익이 될 것이다.
따라서, 이 방법의 이익은,
Figure 112008032926879-pct00003
PMOS USJ 형성에 앞서 실리콘의 비결정화
Figure 112008032926879-pct00004
후속 붕소 또는 붕소 클러스터 주입에서 채널링 꼬리의 제거, 이는 결국 가장 얕은 비소 주입된(as-implanted) 프로파일이 됨
Figure 112008032926879-pct00005
어닐링 단계 동안 극적으로 감소된 붕소 확산
Figure 112008032926879-pct00006
사전-비결정화, 또는 데미지, 주입의 제거
Figure 112008032926879-pct00007
스파이크 어닐링으로 USJ 형성을 가능하게 하면서, 어닐링 프로세스에서의 열예산 요구조건 완화
덧붙여, 매우 얕은 탄소 주입이 요구되는 경우, 본 발명에 따른 프로세스에 의한 탄소 클러스터의 사용은 단량체 탄소 주입을 수행하는 것에 대해 효과적인 용량율(dose rate)(따라서 웨이퍼 처리량)을 증가시키며, 이는 단량체 붕소를 붕소 클러스터로 대체함으로써 달성된 처리량에 유사한 증가를 제공한다.
인 확산 제어( Phosphorus Diffusion Control )
탄소의 사용에 집중된 앞선 논의는 PMOS 트랜지스터의 형성을 위한 붕소 주입의 확산을 방지하는 것이다. 유사하게, 동일한 논의는 만일 인이 도펀트 원자로서 사용된다면, NMOS 트랜지스터의 형성에 적용한다. 보편적으로, 비소 주입은 NMOS SDE 구조를 형성하기 위해 사용되는데, 비소는 실리콘에서 느린 확산을 나타내므로, 추가 수단이 적절한 구조를 형성하기 위해 필수적이지 않다. 그러나, 고급 테크놀리지에서 SDE를 위한 비소의 사용을 배제할 수도 있는 사안이 존재한다. 이들 경우에서, 인은 실행가능한 대안이 될 수 있지만, 그러나 인은 실리콘에서 급속한 확산을 나타내므로 탄소에 의한 확산 금지는 매력적인 프로세스가 된다. 탄소가 인 주입과 함께 확산 제어에 유용함을 보여주는 결과의 예는 A.Vanderpool, A.Budrevich 및 M.Taylor의 "Control of Phosphorus Transient Enhanced Diffusion using Co-Implantation"(이온 주입 테크놀리지에 관한 16차 국제 회의의 회의록, 41페이지, 2006년 6월)이다.
탄소 및/또는 붕소의 이온화 클러스터의 사용은, 예를 들면 미국특허 제6,686,595호에 공개된 바와 같이 신규한 이온 소스를 요구하며, 이 미국특허의 내용은 본 명세서에 참조로 병합된다. 바람직하게는, 탄화수소의 증기가 이온 소스로 도입된다. 이온 소스가 해리없이 분자를 이온화한다. 이후, 추출 시스템은 실리콘 웨이퍼를 충격하기 위해 종래의 이온 주입의 빔라인을 따라 운반된 이온화된 탄소 분자의 이온 빔을 추출한다. 예를 들면, '595 특허에 공개된 바와 같이, SemEquip에 의해 개발된 ClusterIon®이온 소스는 가령 B18H22와 같은 ClusterBoron®분자의 주입을 위해 사용될 수 있다.
이제 동일한 테크놀리지는 큰 탄화수소 피드 물질과 작용하기 위해 예시된다. 예를 들면, 다음의 탄화수소가 잠재적으로 사용될 수 있다.
Figure 112008032926879-pct00008
2,6 디이소프로필나프탈렌(C16H20)
Figure 112008032926879-pct00009
N-옥타딘(C18H38)
Figure 112008032926879-pct00010
P-테페닐(C18H14)
Figure 112008032926879-pct00011
비벤질(C14H14)
Figure 112008032926879-pct00012
1-페닐나프탈렌(C16H12)
Figure 112008032926879-pct00013
플루오란텐(C16H10)
플루오란텐은 본 발명에 포함된 다량의 데이터를 생성하기 위해 사용되는 물질이다. 일반적으로, CnHy 형태(여기서 n=14, 16 및 y≥0)의 화학 공식을 갖는 임의의 탄화수소는 위의 특징 및 이익을 제공하는데, 즉 실리콘으로의 효과적인 탄소 용량율을 증가시키고, 비결정화의 다양한 정도를 제공하며, 모든 경우 단량체 탄소 주입보다 더 이익이다.
C16H10은 위에 언급된 계류중인 미국 특허 출원 제10/251,491호에 공개된 바와 같이, B18H22의 증발 온도에 유사하고, 신규한 이온 소스에 아주 적합한 100℃ 온도에서 증발한다. 0.5mA의 빔 전류는 매우 낮은 에너지(약 1keV/탄소원자)에서, 웨이퍼상의 탄소의 8mA와 등가를 가능하게 한다. ClusterIon®이온 소스를 이용하면, 1mA<의 빔 전류가 용이하게 실현된다.
단량체 대 클러스터 탄소 주입
탄소 주입은 1970년대 중반에 시작된 반도체 제조를 위한 상업적인 이온 주입 시스템의 도입이래로 필수적으로 이용가능하고 있다. 이 이용가능한 주입 테크놀리지는 사용된 피드 물질과 관계없이, 한번에 하나의 원자 주입을 수행한다. 이는 종래의 이온 소스 테크놀리지가 물질을 이온화하기 위해 강한 플라즈마를 이용하기 때문에 발생하며, 이 플라즈마는 분자를 구성원자로 분해한다. 대부분의 응용의 경우, 이는 잘 동작한다. 종래 테크놀리지에서의 문제점은 단일 원자에 의한 주입이 이온의 에너지가 얕은 주입을 제공하기 위해 낮아야만 하는 경우(예를 들면, 1 또는 2 keV), 매우 비효율적이라는 것이다. 종래의 시스템은 낮은 추출 에너지에서 고 전류를 산출할 수 없고, 따라서 주입 프로세스는 매우 낮은 생산성을 갖는다. 이는 정확하게는 낮은 에너지 붕소 주입에서의 문제점이며, 물리적 특성은 낮은 에너지 탄소 주입에 대하여 동일하다. 여기에 기술된 본 발명은 매우 높은 생산성을 가지는 낮은 에너지에서 탄소 클러스터의 주입을 가능하게 한다. 개별 원자 대신에 탄소함유 분자를 주입함으로써, 낮은 에너지 주입의 물리적 특성은 상당히 수정된다. 추출 에너지는 훨씬 높은데, 이는 분자가 각 탄소 원자에 대하여 프로세스 에너지를 필요로 하기 때문이며, 이는 이 추출 시스템이 효율적으로 동작하고 높은 빔 전류를 생성할 수 있도록 한다.
클러스터로 플라즈마 도핑
반도체의 도핑을 위한 빔 라인 이온 주입에 대한 대안적인 접근 방식은 소위 "플라즈마 침수(plasma immersion)"로 불린다. 이 기술은 반도체 산업에서 수개의 다른 이름, 가령 PLAD(PLAsma Doping), PPLAD(Pulsed PLAsma Doping) 및 PI3(Plasma Immersion Ion Implantation)로 알려져 있다. 예를 들면, A.Renau 및 J.T.Scheuer의 "Comparison of Plasma Doping and Beamline Technologies for Low energy Ion Implantation"(IEEE, 이온 주입 테크놀리지에 관한 2002 제14차 국제 회의의 회의록, 151-156 페이지, 미국, NM, 타오스, 2002년 9월 22-27일), R.B.Liebert, S.R.Walther, S.B.Felch, Z.Fang, B.Pedersen, D.Hacker의 "Plasma Doping System for 200mm and 300mm Wafers"(IEEE, 이온 주입 테크놀리지에 관한 제13차 국제 회의의 회의록, 472-475 페이지, 2000년)와, 미국특허 제5,354,381호, 제5,558,718호 및 제6,207,005호를 참조하자. 이 모든 내용은 참조로 본 명세서에 병합된다.
이들 기술을 사용하는 도핑은 진공을 건 후 삼플로우르화 붕소, 디보란(diborane), 아신(arsine), 또는 포스핀과 같은 선택 도펀트를 포함하는 가스로 도로 채워진 큰 진공 용기에서 플라즈마를 가하는 것을 요구한다. 자명한 일로써, 플라즈마는 그 안에 양이온, 음이온 및 전자를 갖는다. 이후, 타깃은 음으로 바이어스되며, 이는 플라즈마의 양 이온이 타깃쪽으로 가속되는 것을 야기한다. 이온의 에너지는 방정식 U = QV (여기서, U는 이온의 운동 에너지이고, Q는 이온상의 전하이고, V는 웨이퍼상의 바이어스임)에 의해 기술된다. 이 기술의 경우, 질량 분석이 없다. 그러므로, 대단히 청정한 플라즈마가 발생되어야만 한다. 이러한 도핑기술의 경우, B18H22와 같은 붕소 클러스터 또는 AsnHx와 PnHx(여기서 n은 정수이고 x는 ≥0임) 형태의 비소 또는 인 클러스터의 증기가 용기에 도입되고 플라즈마가 점화되며, 이후 웨이퍼에 음의 바이어스 인가가 있을 수 있다. 이 바이어스는 시간에 걸쳐 상수이거나, 시간-가변적이거나 또는 펄스가 될 수 있다. 이들 클러스터의 사용은 수소 대 도펀트 원자의 비율이 단순하게 수소화물 보다 수소화물 클러스터에 대하여 훨씬 크기 때문에 이익적이 될 것이며, 또한 용량율은 클러스터를 사용하는 경우 보다 훨씬 높을 수 있다.
플라즈마 도핑은 또한 탄소 클러스터 주입을 위해 사용될 수 있다. 더 특별하게는, As, B 또는 P를 사용하여 전도성 주입을 수행하기 이전에, 플라즈마 도핑 시스템에서 실리콘 웨이퍼를 도핑하고 사전 비결정화하기 위해 CnHx 형태의 탄소 클러스터를 이용하기 위한 유사한 논의가 이루어질 수 있다. 플라즈마 도핑 시스템에서, 용량은 용기내의 수증기압, 온도, 바이어싱의 크기 및 바이어스 전압의 듀티 사이클 및 타깃상의 이온 도달율 사이의 관계를 인지함으로써 매개변수적으로 제어될 수 있다. 또한, 타깃상의 전류를 직접적으로 측정하는 것이 가능하다. 빔라인 주입의 경우처럼, C16Hx + 이온을 이용하는 것은 예를 들면, 용량율에서 16배 향상 및 CHx + 이온을 위해 요구된 것보다 18 배 더 높은 가속 전압을 산출할 것이다.
이온 깊이의 중요성
접합 요구조건이 더 얕게 되므로, 붕소 주입 에너지는 감소되어야만 한다. 유사하게, 효과적으로 확산을 감소시키기 위해 요구되는 탄소 주입 에너지도 또한 감소되어야 한다. 탄소 클러스터 또는 분자의 사용은 매우 낮은 에너지에서 매우 높은 생산성을 가능하게 하며, 이는 고급 테크놀리지에 대하여 요구된다. 더 낮은 에너지로 탄소 주입 프로세스를 구동하는 다른 결정적인 관심은 누설 전류의 제어이다. 접합 영역에서의 고농도 탄소는 낮은 누설 동작을 위협하는 것으로 알려져 있다. 대부분의 활성 접합이 소스/드레인 연장 접합보다 더 깊으므로, 더 높은 에너지에서 탄소는 정확히 최고 누설 위험의 영역내에 놓이게 된다. 이러한 이슈를 다루기위한 한가지 접근 방식은 가능한 한 탄소 클러스터를 얕게 유지하고, 용량을 최소화하는 것이다. 이러한 방식으로, 접합 누설 전류의 임의 향상은 최소화된다.
사전-비결정화
확산 제어를 위한 클러스터로 탄소 주입의 사용을 지원하는 또 추가적인 이점은 사전-비결정화이다. 붕소 주입 프로파일을 가능한 한 얕게 만들기 위해, 이온 채널링이 회피되어야만 한다. 트랜지스터 형성의 결합구조(geometry)는 주입이 정상 입사각에서 수행되는 것을 요구하므로, 경사 주입은 이온 채널링을 방지하기 위해 사용될 수 없다. 종래의 접근 방식은 붕소 주입을 수행하기에 앞서 실리콘 격자 구조를 파괴하도록 다른 주입을 사용하는 것이며, 이는 일반적으로 "PAI", 즉 사전-비결정화 주입(Pre-Amorphization Implant)으로 지칭된다. 이 주입은 Ge+ 이온을 사용하여 수행되는데, 왜냐하면 이들은 높은 질량을 가지며(이에 의해 비교적 낮은 용량에서 비결정질 실리콘을 생성), Ge는 디바이스의 전기적 특성에 많은 충격없이도 실리콘내로 통합되기 때문이다. 그러나, Ge 주입은 어렵고 비싸며, 접합 누설을 형성하는 위험이 있는 또 다른 데미지 네트워크를 생성한다. 제안된 테크놀리지에서, 탄소 클러스터 주입은 PAI 이익을 제공하는데, 왜냐하면 이는 상당한 질량의 클러스터이기 때문이다. 탄소 주입은 최대 효과를 갖도록 붕소 주입 전에 수행되어야 하며, 이에 의해 클러스터의 사용도 또한 PAI 기능을 수행한다. 본 발명의 중요한 측면에 따르면, 주입된 붕소 깊이 프로파일의 상당한 감소는 탄소 클러스터의 이러한 사용으로 일어난다.
프로세스 플로우
탄소 주입이 확산을 제어함에 있어 가장 효과적이도록 하기 위해 붕소 주입 이전에 수행되어야 함을 나타내는 본 발명 내에 정보가 있다. 이는 탄소 주입이 게이트 스택 형성 및 패터닝 이후와 붕소 SDE 주입 이전에 발생하는 것을 의미한다. 요구되는 마스킹 동작은 붕소 주입에 동일하며, 따라서 추가적이거나 또는 수정된 리쏘그래피가 요구되지 않는다. 사실, 탄소 클러스터 및 붕소 또는 클러스터붕소 주입은 이온 주입 수단으로부터 웨이퍼를 제거함이 없이 연속적으로 수행될 수 있으므로, 이는 배치(batch) 툴상에서 상당히 경제적인 이익이다.
스트레스 엔지니어링
실리콘에서 트랜지스터의 소스/드레인 영역으로 통합된 탄소는 SixCy 물질을 형성할 수 있음을 보여주며, 위에서 언급된 Ang 등의 참조에 기술된 바와 같이, 이 물질은 순수한 실리콘에 격자 불일치를 제공하고 따라서 기계적으로 트랜지스터 채널에 응력(stress)을 가하며, 이는 캐리어 이동도를 증가시킨다. SixCy 물질은 실리콘 보다 더 작은 격자를 가지므로, 따라서 이 물질은 NMOS 트랜지스터의 이동도를 개선하기에 유용한 채널에서 장력 스트레스를 생성한다. 이와 같이, 본 발명의 중요한 측면에 따르면, C16H10 +와 같은 탄소 클러스터 주입은 실리콘을 NMOS 트랜지스터의 소스/드레인 영역에서 선택적으로 SixCy 로 변환하는 수단으로서 고 용량 주입을 수행하기 위해 사용된다. 주어진 이온 전류에서, C16H10과 같은 클러스터의 사용은 16 인자와 탄소 용량을 곱하므로, 고 용량에서 울트라 얕은 주입을 가능하게 한다.
구현예로서, SixCy 물질을 형성하는 추가적 이익은 주입 장비에 의해 제공된 제어이다. 이온 주입은 일반적인 반도체 제조에서 성공적인 프로세스인데, 왜냐하면 이 장비의 정확성 및 제어는 반도체 공정 장비의 다른 형태의 능력을 훨씬 초과하기 때문이다. 특히, 제안된 응용에 대하여, 탄소 농도의 내부 깊이(in-depth) 프로파일은 주입 에너지 및 용량의 제어에 의해 상세하게 관리될 수 있다.
실제로, 원하는 임의의 프로파일에 탄소 프로파일의 윤곽을 그리기 위해 다양한 용량과 에너지로 주입 단계의 시퀀스를 계획하는 것이 가능하다. 어떠한 상세 프로세스가 가장 유리한 결과를 산출할 것인지가 불명확하므로, 이온 주입을 통하여 이용가능한 탄소 프로파일의 제어는 최종 트랜지스터 특성의 상세한 최적화를 가능하게 할 것이다.
스트레스 엔지니어링을 위하여 탄소를 통합하기 위한 탄소 클러스터를 이용하는 추가 이익은 클러스터 주입의 자체-비결정화 특징에 관련된다. 적당한 스트레스가 발생하도록, 포함된 탄소는 SiC 격자 구조로 대체 사이트를 점유해야만 한다. 대체 사이트에서 포함의 정도는 물질의 온도 노출과 탄소를 통합하는 수단 둘 다에 의존한다. 에피택셜적으로 또는 단량체 주입이든 탄소를 통합하기 위한 종래 수단은 결정체 구조에 탄소를 첨가하는 것을 수반하고, 반면에 클러스터 탄소 주입은 자체-비결정화된 층을 제공한다. 클러스터 탄소 주입에 의해 형성된 비결정 층은 재결정화되어야 하지만, 그러나 이는 도펀트 주입의 어닐링에 의해 자동적으로 달성된다. 그러나, 이 재결정화 프로세스는 탄소의 대체 사이트로의 통합을 촉진한다. 이러한 프로세스는 도펀트 원자의 대체 사이트로의 통합에 유사하며, 이는 재결정화 프로세스에 대해 잘 알려져 있다.
CMOS 프로세스 플로우로 SiC 스트레스- 엔지니어링된 격자를 합체하는 방법 (Method of incorporating SiC stress-engineered lattice into CMOS Process Flow)
스트레스 엔지니어링된 디바이스를 형성하기 위해, 본 발명은 붕소 또는 붕소 클러스터 S/D 주입 또는 SDE 주입을 수행하기에 앞서, P형 깊은 소스/드레인 영역으로 예를 들면 약 10keV/탄소, 및 높은 용량에서 1E15/cm2과 5E15/cm2사이의 꽤 깊은 탄소 주입을 포함한다. 이는 단량체 탄소 주입 또는 클러스터 탄소 주입이 될 수 있다. 선호되는 실시예는 클러스터 탄소 주입을 포함할 것이다. 탄소 클러스터가 폴리실리콘 게이트 구조로 주입되는 것을 피하기 위해, 질소화물캡이 게이트 폴리의 상단에 증착될 수 있다. P형 소스/드레인(S/D) 영역으로 탄소를 주입한 이후, 탄소가 Si 격자에서 대체 사이트를 점유하도록 야기하기 위해 저온 어닐링이 사용될 수 있다. 5초 RTA 처리와 같은 약 600℃와 900℃ 사이의 스파이크 어닐링은 원하는 결과를 성취해야만 한다. 약 80kV 추출에서 C7HX + 주입을 사용하고 10keV 유효 C 주입을 사용하여 이후 700℃, 900℃ 및 1100℃ RTA 어닐링되어 맨 Si 웨이퍼상에 생성된 데이터가 도 10에 도시된다. 최저 온도 어닐링은 최선의 결과, 즉 최고 스트레인 값을 산출하였다. 이 어닐링 이후, 도 12 내지 17에 개략된 CMOS 구조가 완성되고, 스트레스-엔지니어링된 디바이스를 만들기 위해 수행될 수 있다. 만일 질소화물 캡 또는 다른 마스크 장벽이 탄소 주입 이전에 폴리 게이트상으로 증착되었다면, 장벽은 S/D 구조를 주입하기 이전에 제거되었을 것이다.
대안적으로, 도 11에 도시된 바와 같이, 단순히 탄소를 주입하고 S/D 주입이 수행될 때까지 어닐링 단계를 떠나는 것도 가능하다. 더 높은 어닐링 온도에서 스트레스의 일부 손실이 나타날지라도, 어닐링 시퀀스가 최고 이동도 디바이스를 생산할 것이라는 것이 이때에 잘 알려져 있지 않다.
본 발명의 이들 및 다른 이점은 이후 설명과 첨부된 도면을 참조하여 쉽게 이해될 것이다.
도 1은 이온 주입 시스템에 의해 산출된 B18H22의 질량 스펙트럼을 보여주는 도면.
도 2는 이온 주입 시스템에 의해 산출된 C16H10의 질량 스펙트럼을 보여주는 도면.
도 3은 B18Hx +에 의해 실리콘으로 주입된 붕소의 2차 이온 질량 스펙트로메트리(SIMS: Secondary Ion Mass Spectrometry) 깊이 프로파일 및 활성화된 프로파일상의 C16Hx + 공동-주입의 효과를 보여주는 도면.
도 4는 C16Hx +를 사용하여, 1keV, 2keV, 3keV, 4keV, 및 5keV에서 비소-주입된(as-implanted) SIMS 탄소 프로파일을 보여주는 도면.
도 5는 1keV 탄소 주입 이후, 둘 다 비소-주입된(as-implanted) 및 어닐링된 300eV 붕소 주입의 SIMS 프로파일을 보여주는 도면으로서, 탄소 프로파일(어닐링 이전 및 이후)가 또한 도시되는 도면.
도 6은 다양한 탄소 + 붕소 주입 조건을 위한 접합 깊이를 보여주는 도면.
도 7은 도 6에서 생성된 접합과 연관된 시트 저항 값을 보여주는 도면.
도 8은 바이벤질(또한 디벤질 또는 1,2-디페닐레탄으로도 알려짐) 즉 C14H14로부터 발생된 이온 빔의 질량 스펙트럼을 보여주는 도면으로서, 이 질량 스펙트럼은 C7Hx + 이온 종류에 대응되는 91 amu에서의 강한 피크, 및 C6Hx +, C5Hx +, C4Hx +, C3Hx + 및 C2Hx +에 대응하는 더 작은 피크의 범위를 보여주는 도면.
도 9는 3개의 다른 용량(2E15, 4E15 및 8E15 원자/cm2)에 대한 10keV에서 C7H7 주입을 위한 SIMS 프로파일(탄소 농도 대 깊이)를 보여주는 도면.
도 10은 2E15 용량에서 및 5초 동안 700℃, 900℃ & 1100℃로 어닐링된 C7H7 주입에 대한 레이만(Raman) 스펙트럼(10keV/탄소 원자)을 보여주는 도면으로서, 각 샘플에 대하여 레이만 피크(Raman peak)에서의 변이가 측정되고 Gdyne/cm2으로 스트레스 값을 변환한 것을 보여주는 도면.
도 11은 탄소 클러스터의 주입에 의해 탄소 도핑 및 비결정화 층의 형성동안 CMOS 제조 시퀀스도를 보여주는 도면.
도 12는 NMOS 드레인 연장의 형성 동안 CMOS 제조 시퀀스도를 보여주는 도면.
도 13은 PMOS 드레인 연장의 형성 동안 CMOS 제조 시퀀스도를 보여주는 도면.
도 14는 N형 드레인 연장 주입의 단계에서, NMOS 반도체 디바이스를 제조하는 프로세스에 있는 반도체 기판도를 보여주는 도면.
도 15는 소스/드레인 연장 주입의 단계에서, NMOS 반도체 디바이스를 제조하는 프로세스에 있는 반도체 기판도를 보여주는 도면.
도 16은 P형 드레인 연장 주입의 단계에서, PMOS 반도체 디바이스를 제조하는 프로세스에 있는 반도체 기판도를 보여주는 도면.
도 17은 소스/드레인 주입의 단계에서, PMOS 반도체 디바이스를 제조하는 프로세스에 있는 반도체 기판도를 보여주는 도면.
도 1은 이온 주입 시스템에 의해 산출된 B18H22의 질량 스펙트럼을 보여준다. 위에 기술된 바와 같이, 예를 들면 ClusterIon®소스가 20kV에서 추출되고 분석기 자석을 통해 수송되는 이온을 생성하기 위해 사용된다. 자석의 존재시에 결정 구멍(resolving aperture)은 알맞은 질량 분해능 M/△M = 15를 제공하는데, 빔은 이 결정 구멍의 전역에서 스캐닝되고, 이온 전류는 이 결정 구멍을 통과하고 소스로부터 약 2미터에 위치된 페러데이에 의해 측정된다. 210 amu의 부 피크(parent peak)는 B18Hx +로 구성되고, 피크를 넓히는 보유 H 원자의 범위는 약 10<x<22이다. 도표의 y축은 18로 곱해진 빔 전류이고(단위 전하당 18개의 붕소 원자가 있으므로), 따라 서 패러데이 전류는 질량 210에서 약 400μA이다. 효과적인 붕소 주입 에너지는 클러스터내의 붕소 원자당 약 20kV/20 =1keV(평균 자연 풍부의 붕소 질량은 10.8amu이고, 이온 질량은 약 210amu이므로)이다. 도 2는 이온 주입 시스템에 의해 산출된, 플루오란텐(fluoranthene) C16H10의 질량 스펙트럼을 보여준다. 부 피크 C16Hx +는 211amu이고, 패러데이 전류는 17kV 추출 전압에서 약 500μA이다. 따라서, 탄소 원자 당 효과적인 주입 에너지는 약 1keV이고, 효과적인 탄소 전류는 약 8mA이다. 도 2의 C 및 도 1의 B에 대한 질량, 유효 전류, 및 주입 에너지는 대략 동일하다. 도 2의 스펙트럼은 고체 플루오란텐을, 100℃에 지지되는 ClusterIon 소스와 같은 이온 소스의 증발기에 놓이게 함으로써 생성되었다. 이 소스는 예를 들면, Eaton NV-100 GSD 주입기인 이온 주입기에 설비되었다. 웨이퍼는 도 3 내지 7의 데이터를 산출하기 위해 배치형 스핀 디스크상에 주입되었다.
당업계에 알려진 바와 같이, 이온 주입 수단의 일부를 형성하는 이온 소스는 타깃 기판으로 주입을 위해 이온화된 원자 또는 분자를 산출하기 위해 사용된다. 위에 언급된 하나로서, 이온 주입 수단은 관심있는 이온화된 분자를 선택하고 전기장에 의해 이들 분자를 타깃으로 가속시킨다.
도 3은 6kV에서 추출된 B18Hx +(300eV의 유효 매 붕소 주입 에너지를 생산) 및 활성화된 프로파일 상의 C16Hx + 공동-주입의 효과에 의해 실리콘에 주입된 붕소의 제 2 이온 질량 스펙트로메트리(SIMS: Secondary Ion Mass Spectrometry) 깊이 프로파 일을 보여준다. B18Hx +의 5.6E13 용량, 즉 1E15 유효 붕소 용량(B18 비소-주입(As-implanted)으로 표기됨)의 비소-주입 프로파일은 엑셀리스의 급속 열 어닐링 시스템의 설명을 위해 엑셀리스 정상 급속 열 어닐링 시스템(예를 들면, www.axcelis.com/products/summitXT.html을 참조)에서 5초 동안 950℃에서 어닐링되었다. 사후-어닐링된 붕소 프로파일은 (B18)로 표기된다. 유효 접합 깊이는 어닐링 동안 붕소의 일시적인 향상 확산으로 인해 약 10nm으로부터 25nm으로 확산된다(접합 깊이를 위한 기준 포인트로서 5E18cm-2의 도펀농도를 사용). 다른 웨이퍼는 탄소 클러스터 C16Hx +를 사용하여 1keV, 2keV, 3keV, 4keV 또는 5keV 유효 탄소 용량 중 하나의 1E15 용량으로 먼저 주입되었던 이러한 프로세스로 어닐링되었다. (B18 + 1keV C) 및 (B18 + 5keV C)를 위해 어닐링된 붕소 SIMS 프로파일이 도 3에 도시된다. 접합 깊이는 이것에 대해 훨씬 얕은데, 이는 탄소 주입이 성공적으로 탄소 확산을 제한함을 보여준다. 이들 프로파일의 형상은 또한 상당히 다르다. 약 15nm의 가장 얕은(탄소없는 25nm의 접합 길이와 비교되는 바와 같이) 어닐링된 접합이 (B18 + 1keV C)에 의해 획득되는 반면에, 매우 급격한 박스와 같은 접합은 약 18nm의 접합 깊이의 프로세스(B18 + 5keV C)에 의해 획득된다.
도 4는 각각, 대략 17kV, 34kV, 51kV, 68kV 및 85kV의 추출 전압에서 C16Hx +를 사용하여, 1keV, 2keV, 3keV, 4keV 및 5keV의 유효 주입 에너지에서의 비소-주 입 SIMS 탄소 프로파일을 보여준다. 이 주입 깊이는 유효 주입 에너지에서 단량체 C+ 주입을 사용하여 획득할 수 있는 깊이에 잘 대응한다.
도 5는 1keV 탄소 주입 이후, 비소-주입 및 어닐링된 300eV 붕소 주입의 SIMS 프로파일을 보여준다. 이 탄소 프로파일(어닐링 이전 및 이후)이 또한 도시되며, 이는 붕소와 같지 않음 나타내고, 탄소는 어닐링 동안 확산되지도 않거나 또는 농도를 변화시키지 않는다. 비소-주입 및 어닐링된 붕소 프로파일은 도 5의 비소-주입 붕소 프로파일이 채널링 효과가 없다는 것을 나타낸 것을 제외하면, 도 3에 도시된 프로파일과 유사하다. 이는 도 3의 비소-주입 붕소 프로파일과 비교되는 경우 명백히 보여지며, 이 프로파일은 8E17cm-2 이하 농도에서 길고 깊은 꼬리를 보여준다. 따라서, 이러한 효과는 도 5의 데이터로 먼저 실행되지만, 그러나 도 3의 붕소 클러스터 주입 이전에 수행되지는 않는 탄소 클러스터의 주입에 오로지 기인한 것이다. 따라서, 탄소 클러스터 주입은 두 가지 중요한 이익, 즉 (1) 후속 붕소 주입의 채너링을 감소 또는 제거하는, 실리콘의 사전-비결정화, 및 (2) 어닐링 동안 확산 제어를 제공한다. 이들 2가지 이익은 붕소 주입이 클러스터를 사용하지 않지만 마찬가지로 단량체 B와 잘 작용하는 경우조차도 제공된다.
도 6은 어닐링 후, 다양한 탄소 + 붕소 주입 조건에 대한 접합 깊이을 보여준다. 기대되는 바와 같이, 300eV 붕소 접합은 500eV 접합 보다 더 얕다. 가장 얕은 접합은 약 2keV의 탄소 주입 에너지를 위한 것이다. 더 깊기 보다는 오히려 더 얕은 탄소를 주입하는 이익이 있는데, 왜냐하면 탄소로 인해 누설을 생성하는 위험 이 더 깊은(깊은 S/D 영역) 접합 보다 오히려 얕은(S/D 연장 영역) 접합에서 감소되어야 하기 때문이다. 이상적으로, 탄소가 누설을 최소화하기 위해 가장 얇은 붕소 주입과 동일한 범위에 있는 것을 원한다. 탄소의 클러스터 사용은 가장 낮은 주입 에너지에서의 단량체 탄소 보다 더 높은 용량에서 얕은 탄소 주입을 가능하게 한다.
도 7은 도 6에서 산출된 접합과 연관된 시트 저항값을 보여준다. 더 얕은 접합이 더 높은 시트 접합 저항을 산출하기 쉬우므로, 도 7의 경향은 도 6의 경향과 다르다. 그러나, 2keV 탄소 + 300eV 또는 500eV B 데이터는 1keV 탄소 주입을 사용하는 데이터에 관련하여, 시트 저항의 감소 및 접합 깊이의 감소 둘 다를 보여준다. 이는 더 높은 탄소 에너지를 사용하는 경우, 활성화에서의 실제 개선을 나타낸다.
도 8은 바이벤질(디벤질 또는 1,2-디페닐에탄으로 또한 알려짐), 즉 C14H14로부터 발생된 이온 빔의 질량 스펙트럼을 보여준다. 질량 스펙트럼은 C7H7 + 이온 종류에 대응하여 약 91 amu에서 강한 피크를 보여준다. 이온화 동안, 비벤질 분자는 2개의 C7H7 분자로 쪼개진다. 약 182 amu에서 피크는 C14H14에 대응한다. C2Hx +, C3Hx +, C4Hx +, C5Hx +, 및 C6Hx + 및 C8Hx +와 같은 다른 탄소 클러스터 종류의 이온 빔이 형성될 수 있으며, 이들 종류는 주어진 분석 자석의 제한 내에서 더 높은 프로세스 에너지로 주입하기 위해 서와 같이, 다양한 기술적 이유로 인해, 탄소를 실리콘내로 주입 하기 위해 사용될 수 있음이 또한 보여진다.
도 9는 3가지 다른 용량(2E15, 4E15 및 8E15 원자/cm2)에 대하여 10keV에서 C7H7를 위한 SIMS 프로파일(탄소 농도 대 깊이)을 보여준다. 도 10은 5초동안 700℃, 900℃ & 1100℃로 어닐링되고 2E15 용량에서 C7H7 주입(10keV/ 탄소 원자)에 대한 레이만 스펙트럼을 보여준다. 각 샘플에 대한 레이만 피크에서의 변이가 측정되고, Gdyne/cm2의 응력(stress)값으로 변환된다. 획득된 값은 700℃에서 더 낮은 어닐링 온도는 더 높은 어닐링 온도와 비교되는 경우, 더 높은 스트레스 값을 제공함을 보여준다. 중요한 N형 및 P형 얕은 접합의 형성 대체 탄소는 이러한 탄소 분자 주입을 사용하여 달성될 수 있음이 보여진다.
이 방법의 중요한 응용은 CMOS 제조 시퀀스의 일부로서 N 및 P형의 얕은 접합 형성을 위한 클러스터 이온 주입의 사용이다. CMOS는 현재 사용중인 우세한 디지털 집적 회로 테크놀리지이며, 이의 이름은 동일 칩상에서 N-채널과 P-채널 MOS 트랜지스터(상보적인 MOS: N과 P 둘 다)의 형성을 나타낸다. CMOS의 성공은 회로 설계자가 반대 트랜지스터의 상보적인 성질을 이용하여, 더 좋은 회로, 특히 대안적인 테크놀리지보다 더 작은 활성 파워를 유도하는 회로를 생성할 수 있다는 점이다. N과 P 용어는 Negative와 Positive(N형 반도체는 음의 다수 캐리어를 가지고, P형 반도체는 양의 다수 캐리어를 가짐)에 기반되며, N-채널과 P-채널 트랜지스터는 보존된 각 영역의 타입(극성)을 갖는 서로의 복사임이 주목된다. 동일한 기판상 의 양쪽 타입의 트랜지스터에 대한 제조는 순차적으로, 포토레지스트의 차폐층으로 다른 타입의 디바이스를 보호하면서, N형 불순물을 주입하고, 이후 P형 불순물을 주입하는 것을 요구한다. 각 트랜지스터 타입이 정확하게 동작하기 위해 둘 다의 극성 영역을 요구하지만, 그러나 얕은 접합을 형성하는 주입은 트랜지스터와 동일한 타입, 즉 N-채널 트랜지스터로의 N형 얕은 주입 및 P-채널 트랜지스터로의 P형 얕은 주입이 됨이 주목된다. 이러한 프로세스의 예가 도 12 및 13에 도시된다.
도 11에서, 부분적으로 완성된 프로세스가 도시된다. 완성된 프로세스는 우물(N-우물(81) 및 P-우물(82))의 형성, 트렌치 격리 구조(85)의 형성, 게이트 유전체(84)의 형성 및 게이트 전극 물질(83)의 증착 및 패터닝을 포함한다. 덧붙여, 적절한 포토레지스트 마스크 물질(86)은 NMOS 트랜지스터의 형성을 위해 증착되고 패터화된다. 본 발명의 범위 내에서, 도 11에 예시된 바와 같이, 클러스터 탄소 이온(88)은 먼저 영역 내의 기판의 마스킹이 안된 영역[89가 아니고, 유사하지만 다른 영역임]내로 주입되고, 이 마스킹이 안된 역역은 나중에 예를 들면 의도된 디바이스의 접합 깊이 바로 아래 또는 일반적으로 20-50nm의 깊이까지, NMOS 드레인 연장 및 NMOS 소스/드레인 구조가 된다. 위에 기술된 바와 같이, 3E14 내지 2E15의 클러스터 탄소 이온 주입은 탄소로 실리콘을 도핑함에 덧붙여, 얕은 실리콘 층을 비결정화할 것이다.
일단 탄소 클러스터 이온 주입이 주입되면, 도 12는 N형 클러스터 주입(88)를 통하여 N-채널 드레인 연장(89)을 형성하는 방법을 예시하며, 반면에 도 13은 P형 클러스터 주입(91)에 의해 P-채널 드레인 연장(90)의 형성을 보여준다. N형 및 P형 트랜지스터 둘 다는 유사한 결합구조(geometry)의 얕은 접합을 요구하며, 따라서 N형 및 P형 클러스터 주입을 가지는 것은 고급 CMOS 구조의 형성을 위해 유리함이 주목되어야 한다.
이러한 방법의 응용예는 NMOS 트랜지스터 형성의 경우를 위하여 도 14에 도시된다. 이 도면은 반도체 디바이스를 제조하는 앞 공정 프로세스 단계의 일부를 겪는 반도체 기판(41)을 보여준다. 예를 들면, 이 구조는 P-우물(43), 트렌치 격리(42), 및 게이트 스택 형성(44,45) 단계를 통하여 처리된 N형 반도체 기판(41)으로 구성된다. 게이트 스택, P-우물 및 트렌치 격리를 형성하기 위한 예시적인 프로세스는 2004년 1월 8일 자로 공개되고, "An Ion Implantation Device and a Method of semiconductor Manufacturing By the Implantation of Boron Hydride Cluster Ions"로 명칭된 국제공개번호 제WO 2004/003973 A2호에 공개되어 있으며, 이는 참고로 본 명세서에 병합된다.
비소 주입은 NMOS SDE 구조를 형성하기 위해 역사적으로 사용되고 있으며, 비소가 실리콘 내에서 느린 확산을 나타내므로, 추가적인 수단이 적당한 구조를 형성하기 위해 필요하지 않다. 그러나, 고급 테크놀리지의 경우, SDE를 위한 비소의 사용을 배제하는 문제가 있다. 예를 들면, 인은 비소보다는 더 높은 농도에서 활성화될 수 있는데, 왜냐하면 실리콘이 비소보다는 인을 위해 더 높은 고체 용해도를 갖기 때문이다. 따라서, 인은 비소 보다 더 낮은 저항성 S/D 영역을 생성할 수 있는데, 왜냐하면 저항성은 고급 디바이스에서와 같이, 디바이스가 더 얕아(더 작아)짐에 따라 더 증가하는 경향이 있는 중요한 특징이기 때문이다. 이들 경우에서, 인 은 실행가능한 대안이 될 수 있지만, 그러나 비소와 달리, 인은 실리콘 내에서 빠른 확산을 보이며, 따라서 탄소에 의한 확산 억제는 매력적인 프로세스가 된다. P-우물(43)은 우물(43)에서의 트랜지스터를 위한 접합 격리를 제공하는 N형 기판(41)을 갖는 접합을 형성한다. 이 트렌치 격리(42)는 N과 P우물 사이의 측방향 유전체 격리(즉, 총 CMOS 구조에서)를 제공한다. 트랜지스터 게이트 스택을 형성하기 위해 패턴화된 게이트 산화물 층(44)과 폴리실리콘 게이트 전극(45)을 갖는 게이트 스택이 구성된다. NMOS 트랜지스터를 위한 영역이 노출되도록, 그러나 기판(41)의 그 밖 영역을 차폐되도록 포토레지스트(46)가 적용되고 패턴화된다. 포토레지스트(46)가 적용된 이후, 기판(41)은 드레인 연장 주입을 위해 준비되고, 이는 디바이스 제조 프로세스에 의해 요구된 가장 얕은 도핑층이다.
0.10㎛ 테크놀리지 노드의 리딩-에지(leading-edge) 디바이스를 위한 일반적인 프로세스 요구조건은 1keV 및 2keV 사이의 비소 주입 에너지이며, 5x1014 cm-2의 비소 용량이다. 이 경우, 클러스터 이온빔(47), As4Hx +은, 일반적으로 이온 빔의 전파 방향이 기판에 수직이 되도록 반도체 기판에서 방향지정되므로, 게이트 스택에 의한 쉐도우를 피하게 된다. As4Hx + 클러스터의 에너지는 원하는 As+ 주입 에너지의 4배, 예를 들면 4keV와 8keV사이가 된다. 클러스터는 기반과의 충돌시에 분리되고, 도펀트 원자는 반도체 기판의 표면 가까이에 얕은 층에 머물게 되며, 이는 드레인 연장 영역(48)을 형성한다. 동일한 주입이 게이트 전극(49)의 표면층으로 진입하게 되어, 게이트 전극에 추가 도핑을 제공함을 주목해야 한다. 따라서, 도 14에 도시된 프로세스는 제안된 발명의 한 가지 중요한 응용이다.
이 방법의 응용에 대한 추가 예, 즉 깊은 소스/드레인 영역의 형성이 도 15에 도시된다. 이 도면은 반도체 디바이스의 제조에서 추가 프로세스 단계 실행 이후, 도 14의 반도체 기판(41)을 보여준다. 추가 프로세스 단계는 패드 산화물(51)의 형성 및 게이트 스택의 양쪽벽상에 스페이서(52)의 형성을 포함한다. 명확화를 위해, 도 14에 기술되지만 도 15로 식별되는 프로세스 단계를 반복실행하면, P-우물(43)은 우물(43)에서의 트랜지스터를 위한 접합 격리를 제공하는 N형 기판(41)을 갖는 접합을 형성한다. 이 트렌치 격리(42)는 N과 P-우물(즉 전체 CMOS 구조에서)사이에 측방향 유전체 격리를 제공한다. 이 게이트 스택은 트랜지스터 게이트 스택을 형성하기 위해 패턴화된, 게이트 산화물층(44)과 폴리실리콘 게이트 전극(45)을 갖는, 게이트 스택이 구성된다. 포토레지스트(46)는 NMOS 트랜지스터를 위한 영역이 노출되도록 가해지고 패턴화되지만, 기판(41)의 다른 영역은 차폐된다. 이후 포토레지스트(46)이 적용된다. 이 경우, 클러스터 이온 빔(54), As4Hx +은, 비록 유사한 용량의 인 주입이 대신 사용될 수 있을지라도, 반도체 기판에서 방향지정되어, 일반적으로 이온 빔의 전파 방향이 기판에 수직이므로, 게이트 스택에 의한 쉐도우을 회피하게 된다. 도펀트 원자는 반도체 기판의 표면에 가까운 얕은 층에 머물게 되며, 이는 드레인 연장 영역(48)을 형성시킨다. 동일한 주입이 게이트 전극(49)의 표면층을 진입하게 되어, 게이트 전극에 추가 도핑을 제공하는 것을 주목해야 한 다. 패드 산화물(51)은 노출된 기판 영역, 게이트 전극(49)의 상단 및 잠재적으로 노출된 게이트 유전체 가장자리를 보호하기 위해 사용되는 얇은 산화물층(실리콘 이산화물)이 된다. 패드 산화물(51)은 일반적으로 5-10nm 두께까지 열적으로 성장된다. 다른 한편, 스페이서(52)는 유전체 영역, 실리콘 이산화물, 실리콘 질소화물, 또는 이들의 조합이 되며, 이는 게이트 스택면 상에 존재하고 게이트 전극을 절연하도록 기여한다. 또한, 이는 소스/드레인 주입(예를 들면 54)를 위한 정렬 가이드로서 역할을 하며, 이는 적절하게 동작하기 위해 트랜지스터를 위한 게이트 가장자리로부터 뒤로 이격되어야만 한다. 이후, 스페이서(52)는 소스/드레인 영역으로부터 유전체를 제거하면서, 게이트 스택 면상에 남아있는 층을 남겨두는 방식으로 에칭된 플라즈마가 되는 실리콘 이산화물 및/또는 실리콘 질소화물 층의 증착에 의해 형성된다. 스페이서(52)를 에칭한 이후, 포토레지스트 층(53)이 적용되고, 주입될 트랜지스터, 본 예에서는 NMOS 트랜지스터를 노출시키도록 패턴화된다. 다음으로, 소스 및 드레인 영역(55)을 형성하기 위한 이온 주입이 수행된다. 이러한 주입이 낮은 에너지에서 고량(high dose)을 요구하므로, 이는 제안된 클러스터 주입 방법의 적절한 응용이다. 0.13㎛ 테크놀리지 노드를 위한 일반적인 주입 파라메타는 5x1015 cm-2의 비소 용량에서 비소 원자(54)당 약 6keV이며, 따라서 이는 24keV, 1.25x1015 cm-2 As4Hx + 주입, 12keV, 2.5x1015 cm-2 As2Hx + 주입, 또는 6keV, 5x1015cm-2 As+ 주입을 요구한다.
도 14에 도시된 바와 같이, 소스 및 드레인 영역(55)은 주입에 의해 형성된다. 이들 영역은 회로 상호연결(프로세스에서 나중에 형성되기 위해) 및 채널 영역(56)과 게이트 스택(44,45)와 함께 드레인 연장(48)에 의해 한정된 진성 트랜지스터 사이의 높은 전도성 연결을 제공한다. 이 게이트 전극(45)은 이러한 주입(도시된 바와 같이)에 노출될 수 있으며, 만일 이렇다면, 소스/드레인 주입은 게이트 전극을 위한 주요한 도핑 소스를 제공한다. 이는 폴리 도핑층(57)으로서 도 15에 도시된다.
PMOS 드레인 연장(148)과 PMOS 소스 및 드레인 영역(155)의 형성을 보여주는 상세한 그림이, 각각 도 16 및 도 17에 도시된다. 구조 및 프로세스는 반대의 도펀트 타입을 갖는 도 15 및 16에서와 동일하다. 따라서, 도 16은 반도체 디바이스를 제조하는 앞 공정 프로세스 단계의 일부를 겪게 되는 반도체 기판(141)을 보여준다. 예를 들면, 이 구조는 N-우물(143), 트렌치 격리(142) 및 게이트 스택 형성(144,145) 단계를 통하여 처리되는 P형 반도체 기판(141)으로 구성된다. PMOS SDE 구조를 형성하기 위해 붕소 주입이 역사적으로 사용되지만, 그러나 본 발명에서는 B18Hx +와같은 붕소 클러스터 이온이 사용된다.
N-우물(143)은 우물(143)에서 트랜지스터에 접합 격리를 제공하는 P형 기판(141)을 갖는 접합을 형성한다. 트렌치 격리(142)는 N 및 P-우물 사이에 측방향 유전체 격리를 제공한다(즉, 전체적인 CMOS 구조에서). 트랜지스터 게이트 스택을 형성하기 위해 패턴화된, 게이트 산화물 층(144)과 폴리실리콘 게이트 전극(145)을 가지는, 게이트 스택이 구성된다. PMOS 트랜지스터를 위한 영역이 노출되도록 포토레지스트(146)가 가해지고 패턴화되지만, 기판(141)의 다른 영역이 차폐된다. 포토레지스트(146)가 적용된 이후, 기판(141)은 드레인 연장 주입을 위해 준비되고, 이는 디바이스 제조 프로세스에 의해 요구된 가장 얕은 도핑층이다. 0.10㎛ 테크놀리지 노드의 리딩-에지(leading-edge) 디바이스를 위한 일반적인 프로세스 요구조건은 0.5 keV와 1 keV 사이의 붕소 주입 에너지 및 5x1014cm-2의 붕소 용량이다. 이 경우, 클러스터 이온 빔(147), B18Hx +은 일반적으로 이온빔의 전파 방향이 기판에 수직이 되도록, 반도체 기판에서 방향지정되어 게이트 스택에 의해 쉐도우를 피하게 된다. B18Hx + 클러스터의 에너지는 예를 들면, 10keV와 20keV 사이에서 원하는 B+ 주입 에너지의 20배가 되어야만 하며, B18Hx + 용량은 붕소 용량의 18분의 1인 약 2.8E13이 되어야만 한다. 이 클러스터는 기판과의 충돌시에 분리되고, 도펀트 원자는 반도체 기판의 표면에 가까운 얕은층에 머물게되며, 이는 드레인 연장 영역(148)을 형성한다. 동일한 주입이 게이트 전극(149)의 표면층에 진입하게 되어, 게이트 전극에 추가 도핑을 제공하는 것을 주목해야 한다. 따라서, 도 16에서 기술된 프로세스는 제안된 발명의 한 가지 중요한 응용이다.
이 방법의 응용에 대한 추가 예, 즉 깊은 소스/드레인 영역의 형성이 도 17 에 도시된다. 이 도면은 반도체 디바이스의 제조시 추가 프로세스 단계의 실행 이후 도 16의 반도체 기판(141)을 보여준다. 추가 프로세스 단계는 패드 산화물(151)의 형성 및 게이트 스택의 양쪽 벽상의 스페이서(152) 형성을 포함한다. 명확화를 위해 도 16에 기술되지만 도 17에서 식별된 프로세스 단계를 반복하면, N-우물(143)은 우물(143)내의 트랜지스터를 위해 접합 격리를 제공하는 P-형 기판(141)을 갖는 접합을 형성한다. 트렌치 격리(142)는 N 및 P-우물 사이에 측방향 유전체 격리를 제공한다(즉, 전체적인 CMOS 구조에서). 트랜지스터 게이트 스택을 형성하기 위해 패턴화된, 게이트 산화물 층(144) 및 폴리실리콘 게이트 전극(145)을 갖는, 게이트 스택이 구성된다. 포토레지스트(146)가 적용되고, PMOS 트랜지스터를 위한 영역이 노출되도록 패턴화되지만, 그러나 기판(141)의 다른 영역은 차폐된다. 이후, 포토레지스트(146)가 적용된다. 이 경우, 클러스터 이온 빔(154), B18Hx +은 일반적으로 이온 빔의 전파 방향이 기판에 수직이 되므로, 반도체 기판에서 방향지정되어, 게이트 스택에 의해 쉐도우를 피하게 된다. 도펀트 원자는 반도체 기판의 표면 근처의 얕은 층에 머물게 되며, 이는 드레인 연장 영역(148)을 형성시킨다. 동일한 주입이 게이트 전극(149)의 표면층을 진입하게 되어, 게이트 전극에 추가 도핑을 제공함을 주목해야 한다. 패드 산화물(151)은 노출된 기판 영역, 게이트 전극(149)의 상단 및 잠재적으로 노출된 게이트 유전체 가장자리를 보호하기 위해 사용된 얇은 산화층(실리콘 이산화물)이다. 패드 산화물(151)은 일반적으로 5-10nm 두께까지 열적으로 성장한다. 다른 한편으로, 스페이서(152)는 유전체 영역, 또는 실리콘 이산화물, 실리콘 질소화물, 또는 이들의 조합이며, 이는 게이트 스택면 상에 존재하며, 게이트 전극을 절연하도록 기여한다. 또한, 소스/드레인 주입을 위한 정렬 가이드(예를 들면, 154)로서 이바지하며, 이는 적절하게 동작하도록 트랜지스터를 위한 게이트 가장자리로부터 뒤로 이격되어야만 한다. 이후, 스페이서(152)는 소스/드레인 영역으로부터 유전체를 제거하면서, 게이트 스택 면상 위에 남겨진 층을 남기도록 하는 방식으로 에칭된 플라즈마인 실리콘 이산화물 및/또는 실리콘 질소화물 층의 증착에 의해 생성된다.
스페이서(52)를 에칭한 이후, 포토레지스트층(53)이 적용되고 주입될 트랜지스터, 본 예에서는 PMOS 트랜지스터를 노출하도록 패턴화된다. 다음으로, 소스 및 드레인 영역(155)을 형성하기 위한 이온 주입이 수행된다. 이러한 주입이 저에너지에서 고량(high dose)을 요구하므로, 이는 제안된 클러스터 주입 방법의 적절한 응용이다. 0.10㎛ 테크놀리지 노드를 위한 일반적인 주입 파라메타는 5x1015cm-2의 붕소 용량으로 붕소 원자(154) 당 약 4keV가 되며, 따라서 이는 80keV, 2.8x1014cm-2 B18Hx + 주입, 또는 4keV, 5x1015cm-2 B+ 주입을 요구한다. 이들 영역은 회로 상호연결(프로세스에서 나중에 형성됨)과 채널 영역(156)과 게이트 스택(144,145)과 함께 드레인 연장(148)에 의해 한정된 진성 트랜지스터 사이에 고 전도성 연결을 제공한다. 이 게이트 전극(145)은 이 주입에 노출될 수 있으며(도시된 바와 같이), 만일 그렇다면, 소스/드레인 주입은 게이트 전극을 위한 제 1의 도핑 소스를 제공한다. 이는 폴리 도핑층(157)으로서 도 17에 도시된다.
일반적으로, 이온 주입만이 유효 반도체 접합의 형성에 대하여 충분하지 못한데, 열 처리는 주입된 도펀트를 전기적으로 활성화하기 위해 필수적이다. 주입 이후, 반도체 기판의 크리스탈 구조는 심하게 훼손되고(기판 원자는 크리스탈 격자 위치밖으로 이동됨), 주입된 도펀트는 기판 원자에 단지 약하게 묶이게 되므로, 주입된 층은 불량한 전기적 특성을 갖는다. 고온(900℃이상)에서의 열처리, 또는 어닐링은 일반적으로 반도체 크리스탈 구조를 복구하고, 도펀트 원자 대체 합금을 위치시키기 위해, 즉 크리스탈 구조에서 기판 원자중 하나의 위치에서 수행된다. 이러한 대체는 도펀트가 기판 원자와 결합하고 전기적으로 활성화되는 것을 허용하는데, 즉 반도체 층의 전도성을 변화시키는 것을 허용한다. 그러나, 이러한 열처리는 얕은 접합의 형성에 대항하여 작용하는데, 왜냐하면 주입된 도펀트의 확산은 열처리 동안 발생한다. 사실, 열처리 동안 붕소 확산은 0.1 이하 마이크론 양식(regime)에서 USJ를 달성함에 있어 제한 요소이다. "스파이크 어닐링"과 같은 얕게 주입된 도펀트의 확산을 최소화하기 위한 이러한 열처리를 위한 고급 프로세스가 개발되고 있다. 스파이크 어닐링은 급속 열 프로세스이며, 이 열 프로세스의 경우 최고 온도에서 상주 시간은 영에 접근하며, 온도는 가능한한 급속하게 상승 및 하강한다. 이러한 방식에서, 주입된 도펀트를 활성화시키기 위해 필요한 고온이 도달되고, 반면에 주입된 도펀트의 확산은 최소화된다. 이러한 고급 열처리는 본 발명과 함께 이용되어 완성된 반도체 디바이스의 제조시 이의 이익을 최대화하는 것이 기대된다. 특히, 주입된 탄소는 열 활성화 프로세스 동안 도펀트의 일시적인 향 상된 확산을 감소시킨다.
명백하게, 본 발명의 많은 수정 및 변형은 위의 교지를 비추어보면 가능하다. 따라서, 첨부된 청구항의 범위내에서, 본 발명은 특별하게 위에 기술된 것 이외에도 다른 방식으로 실행될 수 있음을 이해해야 한다. 개봉 특허에 의해 보호되길 원하는 바는 첨부된 청구항에 기술된다.
본 발명은 반도체 제조 방법에 이용가능하다. 특히, 본 발명은 집적 회로에서 PMOS 트랜지스터의 제조시 붕소, 비소 및 인으로 기판을 도핑하는 경우, 트랜지스터 접합의 특성을 향상시키도록 스트레스 엔지니어링 및 확산 제어를 위해 기판으로 탄소함유 클러스터를 주입하는 방법에 이용가능하다.

Claims (29)

  1. 반도체 도펀트의 확산 제어를 위한 이온 주입 방법으로서,
    (a) CnHx 형태의 물질의 가스 상태 분자를 일정 부피 생성하는 단계로서, n과 x는 정수이고, n=14, 16, x≥0인, 가스 상태 분자를 일정 부피 생성하는 단계;
    (b) CnHy + 또는 CnHy -를 형성하기 위해 CnHx 분자를 이온화하는 단계로서, y는 y>0인 정수인, 이온화하는 단계; 및
    (c) 이온화된 분자를 전기장에 의해 타깃으로 가속하는 단계
    를 포함하는, 반도체 도펀트의 확산 제어를 위한 이온 주입 방법.
  2. 제 1 항에 있어서,
    단계(a)는 플루오란텐, C16H10의 가스 상태 분자를 일정 부피 생성하는 단계를 포함하는, 반도체 도펀트의 확산 제어를 위한 이온 주입 방법.
  3. 제 1 항에 있어서,
    단계 (a)는 바이벤질(bibenzyl)인 C14H14의 가스 상태 분자를 일정 부피 생성하는 단계를 포함하고, 단계 (b)는 C7Hy의 이온 빔을 생성하는, 반도체 도펀트의 확산 제어를 위한 이온 주입 방법.
  4. 반도체 도펀트의 확산 제어를 위한 이온 주입 방법으로서,
    (a) CnHx 형태의 물질의 가스 상태 분자를 일정 부피 생성하는 단계로서, n과 x는 정수이고, n=14, 16, x≥0인, 가스 상태 분자를 일정 부피 생성하는 단계;
    (b) CnHx 분자, CnHy + , CnHy - 이온 및 전자를 포함하는 플라즈마를 형성하는 단계로서, y는 y>0인 정수인, 플라즈마를 형성하는 단계; 및
    (c) 반도체의 도핑을 수행하기 위해, 타깃으로 주입하도록 상기 이온 부분을 전기장에 의해 가속하는 단계
    를 포함하는, 반도체 도펀트의 확산 제어를 위한 이온 주입 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 반도체 도펀트의 확산 제어를 위한 이온 주입 방법으로서,
    (a) CnHx 형태의 물질의 가스 상태 분자를 일정 부피 생성하는 단계로서, n과 x는 정수이고, n=14, 16, x≥0인, 생성하는 단계;
    (b) CnHy + 또는 CnHy -를 형성하기 위해 CnHx 분자를 이온화하는 단계로서, y는 y>0인 정수인, 이온화하는 단계; 및
    (c) 이온화된 분자를 전기장에 의해 타깃으로 가속하는 단계
    를 포함하는데,
    상기 단계 (a)는 플루오란텐 C16H10의 가스 상태의 분자를 일정 부피 생성하는 단계를 포함하는
    반도체 도펀트의 확산 제어를 위한 이온 주입 방법.
  14. 반도체 도펀트의 확산 제어를 위한 이온 주입 방법으로서,
    (a) CnHx 형태의 물질의 가스 상태 분자를 일정 부피 생성하는 단계로서, n과 x는 정수이고, n=14, 16, x≥0인, 생성하는 단계;
    (b) CnHx 분자, CnHy + 또는 CnHy - 이온을 포함하는 플라즈마를 형성하는 단계로서, y는 y>0인 정수인, 플라즈마를 형성하는 단계; 및
    (c) 이온화된 분자를 전기장에 의해 타깃으로 가속하는 단계
    를 포함하는, 반도체 도펀트의 확산 제어를 위한 이온 주입 방법.
  15. 반도체 도펀트의 확산 제어를 위한 이온 주입 방법으로서,
    (a) 바이벤질(bibenzyl)인 C14H14의 가스 상태 분자를 일정 부피 생성하는 단계;
    (b) C7Hy + 이온 빔을 생성하기 위해 C14H14 분자를 이온화하는 단계; 및
    (c) C7Hy + 이온을 전기장에 의해 타깃으로 가속하는 단계
    를 포함하는, 반도체 도펀트의 확산 제어를 위한 이온 주입 방법.
  16. 반도체 도펀트의 확산 제어를 위한 이온 주입 방법으로서,
    (a) C14H14 형태의 물질의 가스 상태 분자를 일정 부피 생성하는 단계;
    (b) C7Hx + 이온을 형성하기 위해 C14H14 분자를 이온화하는 단계; 및
    (c) C7Hx + 이온을 전기장에 의해 타깃으로 가속하는 단계
    를 포함하는, 반도체 도펀트의 확산 제어를 위한 이온 주입 방법.
  17. 반도체 도펀트의 확산 제어를 위한 이온 주입 방법으로서,
    (a) C14H14 형태의 물질의 가스 상태 분자를 일정 부피 생성하는 단계;
    (b) CnHx + 또는 Cn-1Hx + 이온을 형성하기 위해 C14H14 분자를 이온화하는 단계로서, n은 3 < n < 8인 정수인, 이온화하는 단계; 및
    (c) 이온화된 분자를 전기장에 의해 타깃으로 가속하는 단계
    를 포함하는, 반도체 도펀트의 확산 제어를 위한 이온 주입 방법.
  18. 반도체 도펀트의 확산 제어를 위한 이온 주입 방법으로서,
    (a) CnHx 분자 형태의 물질의 가스 상태 분자를 일정 부피 생성하는 단계로서, n과 x는 정수이고, n=14, 16, x≥0인, 생성하는 단계;
    (b) CzHy + 이온을 형성하기 위해 CzHy 분자를 이온화하는 단계로서, z와 y는 정수이고, 2 < z < n, 및 y > 0인, 이온화하는 단계; 및
    (c) 이온화된 분자를 전기장에 의해 타깃으로 가속하는 단계
    를 포함하는, 반도체 도펀트의 확산 제어를 위한 이온 주입 방법.
  19. 반도체 도핑 방법으로서,
    (a) CnHx + 이온 형태의 이온을 생성하는 단계로서, n과 x는 정수이고, 2≤n≤8, n=14, 16, x ≥ 0인, 이온을 생성하는 단계;
    (b) 이온을 전기장에 의해 반도체로 가속시키는 단계;
    (c) 도펀트 이온을 생성하는 단계; 및
    (d) 상기 도펀트 이온을 상기 반도체에 주입하는 단계를
    포함하는, 반도체 도핑 방법.
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