CN101313395B - 通过植入碳团簇制造半导体装置的系统和方法 - Google Patents

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Abstract

本发明揭示一种工艺，其包含将碳团簇植入到衬底中以当在制造集成电路中的PMOS晶体管结构的过程中用硼和磷掺杂所述衬底时改进晶体管接面的特性。由此新颖方法产生两个工艺：(1)对USJ形成的扩散控制；和(2)用于应力工程的高剂量碳植入。结合PMOS中的源极/漏极结构的硼或浅硼团簇植入来说明对USJ形成的扩散控制。更明确地说，首先，以与后续硼植入大致相同的剂量将例如C-IeHx+的团簇碳离子植入到源极/漏极区中；然后优选使用例如B18Hx+或BioHx+的硼氢化物团簇，进行浅硼、硼团簇、磷或磷团簇的离子植入以形成源极/漏极延伸。经后续的退火和活化后，由于碳原子吸集间隙缺陷而减少硼扩散。

Description

通过植入碳团簇制造半导体装置的系统和方法
相关申请案的交叉参考
本申请案与2005年12月9日申请的第60/748,797号美国临时专利申请案相关并主张其权益，所述临时专利申请案以引用的方式并入本文中。
技术领域
本发明涉及一种半导体制造方法，且更明确地说涉及一种将含碳团簇植入到衬底中的方法，其用于应力工程和扩散控制，以便在制造集成电路中的PMOS晶体管结构的过程中用硼、砷和磷掺杂衬底时改进晶体管接面的特性。
背景技术
离子植入工艺
半导体装置的制造部分涉及通过离子植入在硅衬底内形成晶体管结构。如由Sferlazzo等人在第5,497,006号美国专利中所揭示，离子植入设备包括：离子源，其产生含有所要掺杂剂物质的离子流；射束线，其借助提取电极从离子源处提取并加速离子，且将离子流形成并聚焦成为具有良好界定的能量或速度的离子束；离子过滤系统，其选择所关注的离子，因为在离子束内可能存在不同种类的离子；和处理腔室，其容纳离子束所撞击的硅衬底；离子束穿透到衬底中达到良好界定的距离。通过使离子束穿过直接形成于衬底表面上的掩模而产生晶体管结构，所述掩模经配置使得仅使衬底的离散部分暴露于离子束。在掺杂剂离子穿透到硅衬底中的情况下，衬底的电特性局部改变，从而通过引入电性载流子(例如，通过例如硼或铟的p型掺杂剂的空穴和通过例如磷或砷的n型掺杂剂的电子)而产生源极、漏极和栅极结构。
半导体处理的新近发展是并入机械应力以增强晶体管性能。通过将除硅之外的元素的原子纳入晶格衬底中而产生此应力。迄今为止的成功工艺是将Ge原子并入到PMOS晶体管的源极区和漏极区。将Ge原子包括于硅衬底中形成SiGe合金，其具有与Si晶格兼容的晶格结构。然而，Ge原子大于Si原子，从而产生可由所纳入的Ge的量控制的SiGe合金的较大晶格常数。通过在PMOS晶体管的源极区和漏极区中形成此合金材料，其中的较大晶格可使沟道区置于压缩应力下，这增强空穴迁移率并增加PMOS晶体管的性能。Ge原子的纳入仅适用于PMOS晶体管，因为压缩应力对电子迁移率有害并使NMOS晶体管的性能降级。
现有技术离子源
常规地，已在离子植入设备中使用伯纳(Bernas)型离子源。已知此类离子源将承载掺杂剂的进料气体(例如BF3、AsH3或PH3)分解为其原子或单体组份，从而产生大量下列离子：B+、As+和P+。伯纳型离子源被称为热等离子或电弧放电源且通常并入有电子发射器(裸丝阴极或间接加热阴极)。此类型的源产生受磁场限制的等离子。最近，已将团簇植入离子源引入设备市场。这些离子源与伯纳型离子源的不同之处在于：已设计这些离子源以产生“团簇”或分子形式的掺杂剂原子的聚结，例如，形式为Asn +、Pn +或BnHm +的离子，其中n和m为整数，且2≤n≤18。此类离子化团簇可较接近于硅衬底的表面并以相对于其单体(n＝1)对应物的较高剂量而被植入，且因此非常有益于形成(例如)65nm、45nm或32nm代的晶体管装置中的超浅p-n晶体管接面。这些团簇源保留被引入到离子源中的进料气体的母体分子和蒸气。这些离子源中的最成功者已使用电子冲击离子化，且不产生密集等离子，而产生比由常规伯纳源所产生的离子密度小至少100倍的低离子密度。举例来说，Horsky等人已在以引用的方式并入本文中的第6,452,338号美国专利和第6,686,595号美国专利中描述团簇植入的方法和团簇离子源。在Horsky等人的第10/251,491号申请中的美国专利申请案(公开为第US 2004/0002202A1号美国专利申请公开案，以引用的方式并入本文中)中揭示在制造PMOS装置的过程中使用B18H22作为B18Hx +的离子植入的植入物材料。
背景：USJ挑战
随着装置技术在所有尺寸上继续缩放，日益难以形成PMOS晶体管的适当形成所必需的p型超浅接面或USJ。PMOS晶体管的最具挑战性的特征为源极/漏极延伸或SDE，其必须是有效的晶体管中的最浅接面。对于65nm节点技术(如国际半导体技术蓝图或ITRS中所定义)，要求PMOS SDE为约15-25nm深，而45nm技术将要求8-20nm的PMOS SDE接面深度。控制接面深度有两种主要方法：(1)控制硼掺杂剂的初始放置，和(2)控制其在活化期间的后续移动。当掺杂剂(例如)在植入退火和活化处理期间经历高温时即会移动。由掺杂剂离子的植入能量来决定掺杂剂的初始放置。随着所述技术缩放到较小栅极长度，这些方法以往一直用于缩放PMOS SDE的垂直尺寸。在当前世代中减小PMOS SDE接面深度的主要方法是减少活化步骤期间的退火时间，其可减少掺杂剂扩散并借此引起较浅接面的形成。还已减少植入能量以使初始掺杂剂放置较浅(即，较接近于硅表面)，但由于植入器射束电流在较低射束能量下减小且在次90nm特征尺寸的硼植入所需的次keV硼能量下大体如此，因而这会显著降低植入工具的生产力(晶片产量)，且因此并非具吸引力的减小接面深度的方法。
扩散控制
扩散是需要活化植入的硼(即，植入的晶片必须在高温下退火以使植入的硼在硅中变为电活性)的自然结果。每当含硼的硅暴露于高温，硼就会从高浓度区移动或扩散到低浓度区。此硼移动会向非常浅的接面的形成引起挑战。退火发展中的主要趋势为减少控制净扩散的退火时间。现代晶片处理包含“峰值(spike)”退火，其快速上升到高温(1000-1100C)且再次下降。此技术在减少扩散并提供具有生产价值的工艺解决办法方面非常有效。然而，对于次90nm节点技术来说，要求更少的硼扩散；已达到峰值退火系统的斜坡速率限制(高达150C/秒)。此趋势中降低热预算的下一步骤将可能使用“快速退火”或激光热处理的“毫秒”技术。这些技术均仍不成熟且面临提供具有生产价值的解决办法的重大挑战。并且，由于热预算通过这些超快退火方法而降低到极小值，因而活化处理自身受到影响。举例来说，实现较高薄层电阻，且薄层电阻或Rs的空间不均匀性高于峰值退火所实现的空间不均匀性。
联合植入
连续减少退火时间的一种替代方法是引入已知用以阻止硼的扩散的其它杂质，从而潜在地在相同热预算下产生较浅接面。举例来说，众所周知，以往在BF2 +植入步骤期间引入的F可减少硼扩散。因此，当使用相同退火处理时，由BF2 +植入形成的接面通常浅于等效B+植入形成的接面。然而，因为在与硼(即，分子物质BF3的一部分)相同的植入工艺中引入F，所以由BF2 +植入产生的植入态F深度轮廓未经优化以减少B扩散；这随着接面深度进一步减小而使BF2植入较不具吸引力。
另一替代方法是碳的引入，这也已知用以抑制扩散。例如，见2005年6月的Proceedings of the Eight International Workshop on：Fabrication，Characterization andModelling of Ultra-Shallow Doping Profiles in Semiconductors，第327页，E.J.Collart、S.B.Felch、H.Graoui、D.Kirkwood、B.J.Pawlak、P.P.Absil、S.Sevri、T.Janssens和W.Vandervorst的“Co-Implantation with Conventional Spike Anneal Solutions for 45nmUltra-Shallow Junction Formation”；同上，第300页，N.Cowern、B.Colombeau、J.Graoui和M.Foad的“Computational Modeling of Co-iimplanted Carbon for 65nm Node USJFormation”；同上，第315页，S.Rizk、Y.M.Haddara和A.Sibaja-Hernandez的“Modelingthe Suppression of Boron Diffusion in Si/SiGe Due to Carbon Incorporation”；2000年，Mat.Res.Soc.Symp.第610卷，第B5.8.1-B5.8.6页，L.S.Robertson、R.Brindos和K.S.Jones的“The effect of impurities and activation of ion implanted boron in silicon”；同上，第B7.4.1-B7.4.5页，Mark E.Law、Michelle D.Griglione和Misty Northridge的“Influence ofCarbon on the Diffusion of Interstitials and Boron in Silicon”；2005年，美国，Florida，6月5日到8日，超浅接面国际会议，USJ2005，E.J.H.Collart等人的“Co-implantation withconventional spike anneal solutions for 45nm ultra-shallow junction formation”；1995年，Mat.Res.Soc.Symp.Proc.第354卷，第307-318页，P.A.Stolk、H.-J.Gossmann、D.J.Eaglesham、D.J.Jacobson、H.S.Luftman和J.M.Poate的“Understanding and controllingtransient enhanced dopant diffusion in silicon”；2001年，Nuclear Instruments and Methods inPhysics Research B 175-177，第715-720页，M.Ueda、H.Reuther、R.Gunzel、A.F.Beloto、E.Abramof和L.A.Berni的“High dose nitrogen and carbon shallow implantation in Si byplasma immersion ion implantation”；2001年，Nuclear Instruments and Methods in PhysicsResearch B 178，第44-54页，
Figure S2006800436955D00041
K.N.Lindner的“Ion beam synthesis of buried SiC layersin silicon：Basic physical processes”；1998年，Materials Science Forum，第264-268卷，第215-218页，J.K.N.Lindner、W.Reiber和B.Stritzker的“Mechanisms of SiC Formationin the Ion Beam Synthesis of 3C-SiC Layers in Silicon”；2001年，Nuclear Instruments andMethods in Physics Research B 175-177，第715-720页，M.Ueda等人的“High dose nitrogenand carbon shallow implantation in Si by plasma immersion ion implantation”；2005年12月，Washington，D.C.，IEDM Workshop，Kah-Wee Ang等人的“Thin bodysilicon-on-insulator N-MOSFET with silicon-carbon source/drain regions for performanceenhancement”；1990年8月，Japanese Journal of Applied Physics，第29卷，第8期，第L 1493-L 1496页，Masahiro Deguchi、Akihisa Yoshida和Masatoshi Kitagawa的“B-SiCformation by low-energy ion-doping technique”，所有文献均以引用的方式并入本文中。
应力工程和载流子迁移率增强
硅处理中的较新趋势中的一者被称为应力工程，借此产生有目的地在归因于晶格失配的机械应力下放置有效结构的结构。此努力的主要目标在于在应力下放置MOS晶体管的沟道区以增强载流子迁移率。PMOS晶体管受益于压缩应力，而NMOS晶体管受益于张应力。产生压缩应力的前沿工艺是将Ge并入到硅晶格中，且形成SiGe合金。Ge在此方面是有用的，因为Ge是比硅大的原子且Ge的并入迫使晶格膨胀，借此在应力下放置相邻区。此概念的最公用的用途为Intel 90nm技术，借此PMOS源极/漏极区外延成长在压缩应力下放置沟道区的SiGe合金结构，借此增强PMOS晶体管和总体电路的性能。
用于次65nm逻辑和存储器应用的应力工程
65nm技术节点要求进一步减小SDE接面深度以制造适当晶体管结构。由此节点开始，从工艺控制与生产力的观点来看，PMOS SDE变得极具挑战性。硼植入的能量必须降到500eV硼能量或更少，在此情况下生产力显著降低。并且，退火要求是要求先进、低热预算峰值退火且必须考虑更新的、替代性退火技术。由于实现这些工艺目标的难度，必须考虑替代工艺。用以制造较高性能晶体管的应力工程的引入可减轻减小栅极长度以便提高速度和驱动电流的即刻需要。此概念为：在有效沟道永久处于应力下的情况下制造晶体管允许形成较高性能晶体管。用于此进步的机制为应力改变载流子迁移率，并借此直接改进晶体管驱动电流且因此改进电路速度。所需的应力工程并不简单，因为NMOS晶体管性能随张应力而改进，而PMOS晶体管性能随压缩应力而改进。举例来说，Intel已通过引入在压缩应力下放置PMOS沟道并借此改进PMOS的性能的SiGe源极/漏极技术，并通过使用在张应力中放置NMOS晶体管从而增强NMOS性能的选择性氮化硅上覆层，而在90nm节点下整合应力工程。这些应力工程技术的组合产生整个电路的显著性能增强。为与这些工艺竞争，某些分析家认为：对于始于65nm节点的所有高性能产品，均需要应力工程。
所谓的无扩散退火
为使减少退火时间的益处最大化，当前趋势是不断减少退火工艺的时间(热预算)并因此减少硼扩散。峰值温度保持较高(通常高于1000C)以便实现掺杂剂原子的高度活化。当前生产工艺使用”峰值退火”，其包括温度斜线上升、在最大温度下的零时间，和接着温度斜线下降返回到室温。斜坡速率的典型值为100C/s到1000C/s，由加热技术的选择来驱动温度的斜坡速率。除非使用主动冷却，否则冷却斜坡速率通常限于400C/s以下。一直不断地在开发增加斜坡速率并借此减少高温下的总时间的新的系统。
现正开发的此方法的限制一般标记为“无扩散退火”。存在可提供此工艺选择的正开发的两种技术：“快速(flash)”退火和“激光热退火”。这些技术均具有提供具有充分活化(峰值温度通常为1300C)和极少硼扩散的退火工艺的潜力。因为硅经历活化所需的高温仅持续一毫秒或更少时间，所以这些技术也被称为“毫秒退火”。尽管此工艺的替代极具吸引力，但此工艺所需的技术与当前生产过程中的退火技术完全不同。这些工具较新且尚不满足大规模生产的要求。不确定无扩散退火近期是否将提供稳固制造的解决办法。
碳植入(吸集植入物)
碳植入已在一段时间内用作吸集缺陷或污染物的方法。例如，见上文Stolk等人和Ueda等人的参考文献。因为已展示缺陷会驱动硅中的B和P的瞬间增强扩散，所以已将截获间隙缺陷视为限制扩散的候选方法。常规工艺将CO2或CO气体源用于常规等离子离子源。产生C+的射束且可通过市售的离子植入系统来执行植入。CO2或CO气体的使用，由于常规等离子源中所发现的氧化效应和绝缘体的碳痕而会降低常规等离子源的使用寿命。
碳植入的一个先前应用为通过将高能量(MeV)碳远离晶体管结构而较深植入到硅中来提供金属杂质的吸集。在硅中，存在的任何金属原子会主要通过增加泄漏而使有效结构的电性能降级。已存在从主动装置区去除金属杂质的方法的大量研究。已使用的一种方法是将碳远离主动装置而植入到硅中。因为硅中的碳充当杂质陷阱，所以与碳相互作用的的任何金属原子将停留于所述位置；甚至当经历高温时也如此。此机制被称为吸集，且碳植入是吸集的选择中的一者。
发明内容
简要地说，本发明涉及一种工艺，其包含将碳团簇植入到衬底中以便在制造集成电路中的PMOS晶体管结构的过程中用硼、砷和磷掺杂所述衬底时，改进晶体管接面的特性。由此新颖方法产生两个工艺：(1)对USJ形成的扩散控制；和(2)用于应力工程的高剂量碳植入。结合PMOS中的源极/漏极结构的硼或浅硼团簇植入来说明对USJ形成的扩散控制。更明确地说，以与后续硼植入大致相同的剂量将例如C16Hx +的团簇碳离子植入到源极/漏极区中；然后优选使用例如B18Hx +或B10Hx +的硼氢化物团簇进行浅硼植入以形成源极/漏极延伸。经后续退火和活化后，由于碳原子吸集间隙缺陷而减少硼扩散。上文提及的Stolk等人和Robertson等人的参考文献确定，硼的瞬间增强扩散由硅晶格中的间隙缺陷所介导。
根据本发明的工艺的第二益处具有巨大经济价值：即由碳团簇植入和后续硼团簇植入引起硅的非晶化。明确地说，此项技术中已知，较大硼团簇的植入会使结晶硅晶格非晶化，从而引起离子沟道效应的大幅减少。已知沟道效应会显著增加掺杂剂植入物的接面深度，致使USJ的形成变得困难。沟道效应通常首先(例如)通过Ge+原子进行损坏植入来控制，以便在通过植入硼而形成PMOS源极/漏极延伸之前使硅非晶化。执行Ge+植入较昂贵，且还已展示会产生其植入射程端(end-of-range)处的缺陷(这在某些状况下使USJ晶体管中的漏电流增加若干数量级)。因此，以硼团簇(例如B18Hx +)替代常规硼植入物可排除在许多状况下需要Ge植入物，且不产生与泄漏相关联的缺陷结构。这由于从工艺流程中去除昂贵的植入物、增加良率并减少集成电路中的漏电流而具有巨大经济价值。不幸的是，硼团簇植入绝不可能完全消除沟道效应，因为在达到用于非晶化的临界剂量之前，硼团簇植入的一小部分已被执行，并已促进形成沟道效应尾部。举例来说，已通过植入B18Hx +离子以形成源极/漏极延伸而证明沟道效应减少80％，但为了实现最浅接面，仍需要损坏植入。然而，如果按照根据本发明的工艺，植入碳团簇，之后植入硼团簇或单体硼，那么通过碳植入使硅完全非晶化，因此可完全消除沟道效应。
最后，如果可通过适当碳联合植入使热驱动的硼扩散最小化，那么可避免需要无扩散退火。举例来说，图3到图7建议标准的、商业上可行的峰值退火应足以形成USJ结构。这对芯片制造业将具有重大经济效益而不需要下一代外来退火技术。
因此，此方法的益处为：
·在PMOS USJ形成之前，使硅非晶化；
·消除后续硼或硼团簇植入中的沟道效应尾部，从而产生最浅植入态轮廓；
·在退火步骤期间，显著降低硼扩散；
·消除预非晶化或损坏植入；
·放宽退火工艺中的热预算要求，从而能在峰值退火的情况下形成USJ。
此外，当需要非常浅的碳植入时，根据本发明的工艺使用碳团簇会相对于执行单体碳植入而增加有效剂量率(且因此增加晶片产量)，从而提供通过以硼团簇替代单体硼所实现的产量的类似增加。
磷扩散控制
先前讨论集中于使用碳来抑制硼植入物的扩散以形成PMOS晶体管。同样，当将磷用作掺杂剂原子时，相同讨论适用于形成NMOS晶体管。常规地，砷植入用以形成NMOSSDE结构，且砷在硅中显示较慢扩散，因此无需额外方法来形成适当结构。然而，在先进技术中存在可能排除将砷用于SDE的问题。在这些状况下，磷可成为可行的替代物，但磷在硅中显示较快扩散且因此由碳实现的扩散抑制变为具吸引力的工艺。展示碳可用于对磷植入物的扩散控制的结果的一实例为2006年6月，第16届离子植入技术国际会议会议记录，第41页，A.Vanderpool、A.Budrevich和M.Taylor的“Control of PhosphorusTransient Enhanced Diffusion using Co-Implantation”。
碳和/或硼的离子化团簇的使用要求(例如)如以引用的方式并入本文中的第6,686,595号美国专利中所揭示的新颖离子源。优选地，将烃的蒸气引入到所述离子源中。离子源在不解离的情况下使分子离子化。提取系统接着提取离子化碳分子的离子束，其接着沿常规离子植入器的射束线传输以冲击硅晶片。如第′595号专利中所揭示的由SemEquip开发的
Figure S2006800436955D00081
离子源(例如)可用于植入例如B18H22的
Figure S2006800436955D00082
分子。
现已证明相同技术对较大烃馈入材料起作用。举例来说，可能使用下列烃：
·2，6二异丙基萘(C16H20)
·正十八烷(C18H38)
·对联三苯(C18H14)
·联苄(bibenzyl)(C14H14)
·1-苯基萘(C16H12)
·荧蒽(Flouranthene)(C16H10)
荧蒽是用以产生包括于此揭示案中的大量数据的材料。大体来说，具有形式CnHy(其中n≥4且y≥0)的化学式的任何烃将提供上述特征和益处，即增加进入硅中的有效碳剂量率并提供不同程度的非晶化，在所有状况下均比单体碳植入有益。
如上文提及的第10/251,491号申请中的美国专利申请案中所揭示，C16H10在良好适合于所述新颖离子源并类似于B18H22的汽化温度的100C的温度下汽化。0.5mA的射束电流在极低的能量(每一碳原子约1keV)下实现晶片上的碳的8mA的当量。使用源，容易实现＞1mA的射束电流。
单体与团簇碳植入
基本上自引入用于半导体制造的商用离子植入系统(始于20世纪70年代中期)以来，碳植入一直是可用的。可用的植入技术一次一个原子地执行植入，而无关于所使用的馈入材料。这是因为常规离子源技术使用强等离子使材料离子化且等离子将分子分裂为其组成原子。对于大多数应用，这良好地起作用。常规技术的问题在于单原子的植入在离子的能量必须较低(例如，1keV或2keV)以便提供较浅植入时变得非常低效。常规系统不能在较低提取能量下产生较高电流且因此植入工艺具有极低的生产力。这正是低能量硼植入的问题，且物理性质对于低能量碳植入是相同的。此处所描述的本发明实现以极高的生产力在低能量下植入碳团簇。通过植入含碳分子而非个别原子，低能量植入的物理性质显著改变。因为分子需要用于每一碳原子的工艺能量，因而提取能量高得多，这使提取系统能够有效操作并产生较高射束电流。
以团簇进行等离子掺杂
用于半导体掺杂的射束线离子植入的替代方法是所谓的“等离子浸没”。此技术在半导体工业中被命名为若干其它名称，例如等离子掺杂(PLAD)、脉冲等离子掺杂(PPLAD)和等离子浸没离子植入(PI3)。等离子掺杂在此项技术中是众所周知的。例如参见：2002年9月22日到27日，美国，NM，Taos的IEEE 2002年第14届离子植入技术国际会议会议记录，第151-156页，A.Renau和J.T.Scheuer的“Comparison of PlasmaDoping and Beamline Technologies for Low energy Ion Implantation”；2000年，IEEE第13届离子植入技术国际会议会议记录，第472-475页，R.B.Liebert、S.R.Walther、S.B.Felch、Z.Fang、B.Pedersen、D.Hacker的“Plasma Doping System for 200mm and 300mmWafers”；以及第5,354,381号、第5,558,718号和第6,207,005号美国专利，所有参考文献均以引用的方式并入本文中。
使用这些技术的掺杂要求在已被抽空并接着被回填含有例如三氟化硼、二硼烷、砷化氢或磷化氢等选定掺杂剂的气体的大型真空容器中触发等离子。根据定义，等离子中具有正离子、负离子和电子。接着对目标进行负偏压，因此导致等离子中的正离子朝向目标加速。离子的能量由等式U＝QV来描述，其中U是离子的动能，Q是离子上的电荷，且V是晶片上的偏压。关于此技术，不存在质量分析。使等离子中的所有正离子加速并将其植入到晶片中。因此必会产生非常清洁的等离子。通过此掺杂技术，可将硼团簇(例如B18H22)或形式为AsnHx和PnHx(其中n为整数且x≥0)的砷或磷团簇的蒸气引入到所述容器中并引发等离子，之后将负偏压施加于晶片上。所述偏压可为随时间恒定的、随时间变化的或脉冲式的。因为掺杂剂原子与氢的比率(例如，使用B18H22对B2H6和(例如)As4Hx对AsH3)对于氢化物团簇来说比对于简单氢化物来说大，且当使用团簇时剂量率也可能高得多，所以使用这些团簇将是有益的。
等离子掺杂也可用于碳团簇植入。更明确地说，在使用As、B或P执行导电植入之前，可对使用形式为CnHx的碳团簇在等离子掺杂系统中掺杂并预非晶化硅晶片进行类似论证。在等离子掺杂系统中，可通过了解容器中的蒸气的压力、温度、偏压的量值以及偏压的工作周期与目标上的离子到达率之间的关系而参数控制剂量。也可能直接测量目标上的电流。举例来说，如同射束线植入一样，使用C16Hx +离子将产生剂量率的16倍增强和比CHx +离子高18倍的所需加速电压。
植入深度的重要性
随着接面要求变得较浅，必须减少硼植入能量。同样，也必须减少有效减少扩散所需的碳植入能量。使用碳团簇或分子实现先进技术所需的极低的能量下的极高的生产力。将碳植入工艺驱动到较低能量的另一关键关注因素是漏电流的控制。接面区中的高浓度碳已知会危及低泄漏操作。由于活性接面的大部分比源极/漏极延伸接面深，因而较高能量下的碳恰好被放置于具有最高泄漏风险的区中。控制此问题的一种方法是保持碳团簇尽可能浅，并使剂量最小化。以此方式，使接面漏电流的任何增强最小化。
预非晶化
支持以团簇使用碳植入以用于扩散控制的又一优点是预非晶化。为了使硼植入轮廓尽可能浅，必须避免离子沟道效应。由于晶体管形成的几何结构要求植入应以正入射角来执行，因而倾斜植入不能用以防止离子沟道效应。常规方法是在执行硼植入之前使用另一植入以破坏硅晶格结构，且这通常被称为“PAI”或预非晶化植入。通常使用Ge+离子来执行所述植入，因为Ge+离子具有高质量(并进而以相对较低剂量产生非晶硅层)，且Ge被并入到硅中而对装置的电性质不具有较多影响。然而，Ge植入较困难且昂贵并产生具有产生接面泄漏的风险的另一损害网络。在所提议的技术中，碳团簇植入物因为是具有显著质量的团簇而提供PAI益处。必须在硼植入之前执行碳植入以具有最大效应，且团簇的使用借此还执行PAI功能。根据本发明的一重要方面，通过如此使用碳团簇而导致所植入的硼深度轮廓的显著降低。
工艺流程
文献中存在指示必须在硼植入之前执行碳植入以最有效地控制扩散的信息。这意味着在栅极堆叠形成和图案化之后且在硼SDE植入之前发生碳植入。所需的遮蔽操作与硼植入相同，因此不需要额外或经修改的光刻法。实际上，可在未从离子植入器去除晶片的情况下，在一链中执行碳团簇和硼或团簇硼植入；这对分批工具具有显著经济效益。
应力工程
如上文提及的Ang等人的参考文献中所论述，已展示，并入到硅中的晶体管的源极/漏极区中的碳可形成SixCy材料，其将向纯硅提供晶格失配并因此机械压迫晶体管沟道，从而增加载流子迁移率。所述SixCy材料具有比硅小的晶格，因此此材料在沟道中产生可用于改进NMOS晶体管的迁移率的张应力。同样，根据本发明的一重要方面，(例如)以C16H10 +进行的碳团簇植入用以执行高剂量植入作为在NMOS晶体管的源极/漏极区中将硅选择性地转化为SixCy的方法。在给定的离子电流下，使用如C16H10的团簇使碳剂量倍增十六的因数，并实现高剂量下的超浅植入。
通过植入形成所述SixCy材料的额外益处是由植入设备提供的控制。离子植入通常是半导体制造中的成功工艺，因为设备的精度和控制远超越其它形式的半导体处理设备的能力。明确地说，对于所提议的应用，可通过对植入能量和剂量的控制而在细节上管理碳浓度的深入轮廓。确实，可以想象具有各种剂量和能量的植入步骤序列以使碳轮廓符合任何所要轮廓。因为不清楚何种详细工艺将产生最有利的结果，所以可经由离子植入而实现的碳轮廓的控制将实现最终晶体管特性的细节上的优化。
使用碳团簇并入碳以用于应力工程的另一益处与团簇植入的自非晶化(self-amorphization)特征相关。为了产生适当应力，所包括的碳必须由SiC晶格结构占据取代位置。取代位置中的内含物的程度视并入碳的方法与材料的温度暴露两者而定。并入碳的常规方法(无论是外延还是单体植入)包括将碳添加到结晶结构，而团簇碳植入提供自非晶化层。必须再结晶由团簇碳植入所形成的非晶层，但通过掺杂剂植入的退火来自动实现这一目的。然而，再结晶工艺有助于将碳并入到取代位置中。此工艺类似于将掺杂剂原子并入到取代位置中(其对于再结晶工艺是众所周知的)。
将SiC应力工程晶格并入到CMOS工艺流程中的方法
为了产生应力工程装置，本发明包含：在执行硼或硼团簇S/D植入或SDE植入之前，向P型深源极/漏极区中进行(例如)每一碳约10keV且在1E15/cm2与5E15/cm2之间的高剂量下的相当深的碳植入。这可以是单体碳植入或团簇碳植入。优选实施例将包含团簇碳植入。为了避免将碳团簇植入到多晶硅栅极结构中，可在栅极多晶硅的顶部上沉积氮化物盖罩。在将碳植入到P型源极/漏极(S/D)区中之后，可使用低温退火促使碳占据Si晶格中的取代位置。例如5秒RTA处理的约600C与900C之间的峰值退火将实现所要结果。图10中展示在约80kV提取下使用C7Hx +植入而使用10keV有效C植入，之后进行700C、900C和1100CRTA退火，我们已产生的关于裸Si晶片的数据。最低温度退火产生最佳结果，即最高应变值。在此退火之后，可执行图12到图17中所概括的CMOS结构以制成成品应力工程装置。如果在碳植入之前将氮化物盖罩或其它掩模障壁沉积到多晶硅栅极上，那么将在植入S/D结构之前去除所述障壁。
或者，可如图11中所示仅植入碳并在已执行S/D植入之前放弃退火步骤。尽管在较高退火温度下似乎存在某一应力损失，但此时不知道哪一退火序列将产生最高迁移率装置。
附图说明
参看以下说明书和附图将容易了解本发明的这些和其它优点，附图中：
图1展示由离子植入系统产生的B18H22的质谱。
图2展示由离子植入系统产生的C16H10的质谱。
图3展示通过B18Hx +而植入到硅中的硼的次级离子质谱分析(SIMS)深度轮廓和C16Hx +联合植入对活化轮廓的影响。
图4展示使用C16Hx +在1keV、2keV、3keV、4keV和5keV的碳植入能量下植入态SIMS碳轮廓。
图5展示在1keV碳植入之后经植入并退火的300eV硼植入的SIMS轮廓。还展示碳轮廓(在退火之前和之后)。
图6展示用于各种碳+硼植入条件的接面深度。
图7展示与图6中所产生的接面相关联的薄层电阻值。
图8展示由联苄(bibenzyl)(也被称为二苄基(dibenzyl)或1，2-二苯乙烷)或C14H14产生的离子束的质谱。所述质谱展示对应于C7Hx +离子物质的91amu下的强峰值和对应于C6Hx +、C5Hx +、C4Hx +、C3Hx +和C2Hx +的较小峰值范围。
图9展示三种不同剂量(2E15、4E15和8E15个原子/cm2)的在10keV下的C7H7植入的SIMS轮廓(碳浓度对深度)。
图10展示以2e15剂量并经700℃、900℃和1100℃退火持续5秒的C7H7植入(每一碳原子10keV)的拉曼谱图。测量每一样本的拉曼峰值的变动并将其转换为以Gdyne/cm2为单位的应力值。
图11是通过植入碳团簇而形成碳掺杂且非晶化层期间的CMOS制造序列的图。展示对应于非晶化层的区域。
图12是形成NMOS漏极延伸期间的CMOS制造序列的图。
图13是形成PMOS漏极延伸期间的CMOS制造序列的图。
图14是在制造NMOS半导体装置的工艺中在N型漏极延伸植入的步骤处的半导体衬底的图。
图15是在制造NMOS半导体装置的工艺中在源极/漏极植入的步骤处的半导体衬底的图。
图16是在制造PMOS半导体装置的工艺中在P型漏极延伸植入的步骤处的半导体衬底的图。
图17是在制造PMOS半导体装置的工艺中在源极/漏极植入的步骤处的半导体衬底的图。
具体实施方式
图1展示由离子植入系统产生的B18H22的质谱。例如上文提及的
Figure S2006800436955D00121
源用以产生在20kV下被提取并经由分析器磁铁传输的离子。解析孔径在存在磁铁的情况下提供M/ΔM＝15的适度质量解析度；在解析孔径上扫描射束且离子电流通过解析孔径并由位于距来源约2米处的法拉第(Faraday)来测量。210amu下的母峰由B18Hx +构成；存在扩大峰值的可能为10＜x＜22的范围的残留H原子。曲线的y轴是射束电流乘以18(由于每一单位电荷存在18个硼原子)，使得法拉第电流在质量210下为约400μA。在团簇中，有效硼植入能量为约20kV/20(由于平均天然丰度硼质量为10.8amu且离子质量约为210amu)＝每一硼原子1keV。图2展示由离子植入系统产生的荧蒽(C16H10)的质谱。母峰C16Hx+处于211amu，且法拉第电流在17kV提取电压下为约500μA。因此，每一碳原子的有效植入能量为约1keV，且有效碳电流为约8mA。应注意，图2的C与图1的B的质量、有效电流和植入能量大约相同。通过将固态荧蒽放置于保持于100C的离子源(例如ClusterIon源)的汽化器中而产生图2的谱图。将源安装于离子植入器(例如，Eaton NV-100GSD植入器)中。将晶片植入于分批型旋转碟片上以产生图3到图7的数据。
如此项技术中已知，形成离子植入器的一部分的离子源用以产生用于植入到目标衬底中的离子化原子或分子。例如上文提及的离子植入器的离子植入器选择所关注的离子化分子并通过电场使这些分子加速到目标中。
图3展示通过在6kV下提取(产生每个硼300eV的有效植入能量)的B18Hx +而植入到硅中的硼的次级离子质谱分析(SIMS)深度轮廓和C16Hx +联合植入对活化轮廓的影响。B18Hx +的5.6E13剂量(即，1E15有效硼剂量)的植入态轮廓(标记为植入态B18)在Axcelis Summit快速热退火系统(例如，见www.axcelis.com/products/summitXT.html以获得Axcelis的快速热退火系统的描述)中在950C下退火5秒钟。退火后硼轮廓被标记为(B18)。有效接面深度已由于退火期间硼的瞬间增强扩散而从约10nm向外扩散到约25nm(我们将5E18cm-2的掺杂剂浓度用作接面深度的参考点)。通过此工艺使其它晶片退火，首先使用碳团簇C16Hx +以1keV、2keV、3keV、4keV或5keV有效碳剂量的1E15剂量来植入所述晶片。在图3中展示(B18+1keV C)和(B18+5keV C)的经退火的硼SIMS轮廓。接面深度对于指示碳植入已成功限制硼扩散的轮廓会浅得多。这些轮廓的形状也相当不同。虽然通过(B18+1keV C)而获得约15nm的最浅退火接面(与无碳情况下的25nm的接面深度相比)，但通过工艺(B18+5keV C)而在约18nm的接面深度下获得非常陡的箱状接面。
图4展示分别在约17kV、34kV、51kV、68kV和85kV的提取电压下使用C16Hx +的在1keV、2keV、3keV、4keV和5keV的有效植入能量下的植入态SIMS碳轮廓。植入深度良好地对应于在有效植入能量下使用单体C+植入将获得的植入深度。
图5展示在1keV碳植入之后经植入和退火的300eV硼植入的SIMS轮廓。还展示碳轮廓(退火之前和之后)，其指示，与硼不同，碳在退火期间不扩散或改变浓度。经植入并经退火的硼轮廓类似于图3中所展示的硼轮廓，只是图5的植入态硼轮廓指示其不具有沟道效应。当与图3的植入态硼轮廓相比时会清楚看到此情况，图3展示在低于8E17cm-2的浓度下的较长较深尾部。此效应因此单独归因于首先在图5的数据中进行但未在图3的硼团簇植入之前进行的碳团簇的植入。因此，碳团簇植入提供两个显著益处：(1)硅的预非晶化，从而减少或消除后续硼植入的沟道效应，和(2)退火期间的扩散控制。甚至当硼植入不使用团簇而是还将以单体B进行时，也提供这两个益处。
图6展示退火之后用于各种碳+硼植入条件的接面深度。如所预期，300eV硼接面浅于500eV接面。最浅接面是对于约2keV的碳植入能量。存在较浅而非较深地植入碳的益处，因为应在浅(S/D延伸区)接面而非在较深(深S/D区)接面处降低归因于碳产生泄漏的风险。理想地，将希望碳处于与最浅硼植入相同的范围内以使泄漏最小化。使用碳的团簇实现在最低植入能量下的高于单体碳的剂量的浅碳植入。
图7展示与图6中所产生的接面相关联的薄层电阻值。因为较浅接面倾向于产生较高薄层电阻，所以图7的趋势与图6的趋势不同。然而，相对于使用1keV碳植入的数据，2keV碳+300eV或500eV B数据展示接面深度的减少与薄层电阻的减少。这指示当使用较高碳能量时活化的真实改进。
图8展示由联苄(bibenzyl)(也被称为二苄基(dibenzyl)或1，2-二苯乙烷)或C14H14产生的离子束的质谱。所述质谱展示对应于C7H7 +离子物质的约91amu下的强峰值。在离子化期间，联苄分子分裂为两个C7H7分子。约182amu下的峰值对应于C14H14。还看到，可形成例如C2Hx +、C3Hx +、C4Hx +、C5Hx +、C6Hx +和C8Hx +等其它碳团簇物质的离子束，且这些物质因各种技术原因而可用以将碳植入到硅中，例如用以在给定分析磁铁的限制内在较高工艺能量下植入。
图9展示三种不同剂量(2E15、4E15和8E15个原子/cm2)的在10keV下的C7H7植入的SIMS轮廓(碳浓度对深度)。图10展示以2e15剂量并经700℃、900℃和1100℃退火持续5秒的C7H7植入(每一碳原子10keV)的拉曼谱图。测量每一样本的拉曼峰值的变动并将其转换为以Gdyne/cm2为单位的应力值。所获得的值展示700C下的较低退火温度与较高退火温度相比提供较高应力值。据展示，可通过使用此碳分子植入而实现显著取代碳。
N型和P型浅接面的形成
此方法的重要应用是作为CMOS制造序列的一部分使用团簇离子植入来形成N型和P型浅接面。CMOS是当前所使用的主要数字集成电路技术且其名称表示在同一芯片上形成N沟道与P沟道MOS晶体管两者(互补MOS：N与P)。CMOS的成功之处在于，电路设计者可利用相对晶体管的互补性质来产生较好电路，特别是比替代技术汲取更少有效功率的电路。应注意，N和P术语基于负性和正性(N型半导体具有负性多数载流子，且P型半导体具有正性多数载流子)，且N沟道和P沟道晶体管在每一区的类型(极性)反向的情况下为彼此的重复物。在同一衬底上制造两种类型的晶体管要求依次植入N型杂质且接着植入P型杂质，同时通过光阻遮蔽层来保护其它类型的装置。应注意，每一晶体管类型要求两种极性的区正确操作，但形成浅接面的植入物的类型与晶体管类型相同：到N沟道晶体管中的N型浅植入物和到P沟道晶体管中的P型浅植入物。图12和图13中展示此工艺的实例。
在图11中，展示部分完成的工艺。完成的工艺包括：形成阱(N阱81和P阱82)、形成沟槽隔离结构85、形成栅极电介质84和沉积并图案化栅电极材料83。此外，已沉积并图案化适当光阻掩模材料86以用于形成NMOS晶体管。在本发明的情境内，如图11中所说明，首先将团簇碳离子88植入在稍后将成为NMOS漏极延伸和NMOS源极/漏极结构的区中的衬底的未遮蔽区(并非89，是类似但不同的区)中，直到通常20-50nm或刚好低于(例如)既定装置的接面深度的深度。除用碳掺杂硅之外，3E14到2E15的团簇碳离子植入物(如上所述)将使较浅的硅层非晶化。
一旦植入碳团簇离子植入物，图12就说明经由N型团簇植入物88形成N沟道漏极延伸89的方法，而图13就展示通过P型团簇植入物91形成P沟道漏极延伸90。应注意，N型与P型晶体管要求具有类似几何结构的较浅接面，且因此具有N型与P型团簇植入物有利于形成先进的CMOS结构。
图14中展示用于形成NMOS晶体管的状况下的此方法的应用的实例。此图展示已经历制造半导体装置的前端工艺步骤中的一些步骤的半导体衬底41。举例来说，所述结构由经由P阱43、沟槽隔离42和栅极堆叠形成44、45步骤所处理的N型半导体衬底41组成。在以引用的方式并入本文中的2004年1月8日公开的题为“An Ion ImplantationDevice and a Method of semiconductor Manufacturing By the Implantation of Boron HydrideCluster Ions”的第WO 2004/003973A2号国际公开案中揭示形成栅极堆叠、P阱和沟槽隔离的例示性工艺。
砷植入以往已用以形成NMOS SDE结构，且因为As在硅中显示较慢的扩散，所以无需额外方法来形成适当结构。然而，在先进技术中存在可能排除将As用于SDE的问题。举例来说，因为硅对于磷比对于砷具有较高固体溶解度，所以磷可在比砷高的浓度下活化。因此，磷可产生比砷低的电阻率S/D区，这是一个重要特征，因为在先进装置中电阻率倾向于随装置变浅(变小)而增加。在这些状况下，磷可成为可行的替代物，但与砷不同，磷在硅中显示较快扩散且因此通过碳进行的扩散抑制变为具吸引力的工艺。P阱43与向阱43中的晶体管提供接面隔离的N型衬底41形成接面。沟槽隔离42在N阱与P阱之间(即，在整个CMOS结构中)提供横向介电隔离。通过栅极氧化层44和多晶硅栅电极45而构造栅极堆叠，其经图案化以形成晶体管栅极堆叠。涂覆并图案化光阻46，使得暴露用于NMOS晶体管的区域，而遮蔽衬底41的其它区域。在涂覆光阻46之后，衬底41为漏极延伸植入物作好准备，所述漏极延伸植入物是装置制造工艺所需的最浅掺杂层。
0.10μm技术节点的前沿装置的典型工艺要求是1keV与2keV之间的砷植入能量和5×1014cm-2的砷剂量。将团簇离子束47(在此状况下为As4Hx +)导向半导体衬底，通常使得离子束的传播方向与衬底垂直以免被栅极堆叠遮蔽。As4Hx +团簇的能量应为所要As+植入能量的四倍，例如在4keV与8keV之间。团簇一旦冲击衬底就解离，且掺杂剂原子在半导体衬底的表面附近的浅层中停住，这形成漏极延伸区48。应注意，相同植入物进入栅电极49的表面层，从而为栅电极提供额外掺杂。因此，图14中所描述的工艺是所提议的本发明的一种重要应用。
图15中展示此方法的应用的另一实例：形成较深源极/漏极区。此图展示在执行半导体装置的制造中的进一步工艺步骤之后图14的半导体衬底41。额外工艺步骤包括形成衬垫氧化物51和在栅极堆叠的侧壁上形成隔片52。重复图14中所描述但在图15中为清楚起见而标示的工艺步骤。P阱43与为阱43中的晶体管提供接面隔离的N型衬底41形成接面。沟槽隔离42在N阱与P阱之间(即，在整个CMOS结构中)提供横向介电隔离。通过栅极氧化层44和多晶硅栅电极45而构造栅极堆叠，其经图案化以形成晶体管栅极堆叠。涂覆并图案化光阻46，使得暴露用于NMOS晶体管的区域，但遮蔽衬底41的其它区域。涂覆光阻46之后。将团簇离子束54(在此状况下为As4Hx +)(但可改为使用类似剂量的磷植入物)导向半导体衬底，通常使得离子束的传播方向与衬底垂直以免被栅极堆叠遮蔽。掺杂剂原子在半导体衬底的表面附近的浅层中停住，这形成漏极延伸区48。应注意，相同植入物进入栅电极49的表面层，从而为栅电极提供额外掺杂。衬垫氧化物51是用以保护暴露的衬底区域、栅电极49的顶部和潜在暴露的栅极电介质边缘的薄层氧化物(二氧化硅)。衬垫氧化物51通常热成长到5-10nm的厚度。另一方面，隔片52是驻留于栅极堆叠的侧面上并用以使栅电极绝缘的电介质(二氧化硅、氮化硅或其组合)的区。其还用作用于源极/漏极植入物(例如，54)的对准导引件，所述对准导引件必须与栅极边缘向后间隔以使晶体管正常操作。通过沉积二氧化硅和/或氮化硅层而形成隔片52，接着以一方式对其进行等离子蚀刻以将残余层留在栅极堆叠的侧面上同时从源极/漏极区清除电介质。在蚀刻隔片52之后，涂覆并图案化光阻层53以暴露待植入的晶体管(在此实例中为NMOS晶体管)。接着，执行用以形成源极和漏极区55的离子植入。因为此植入要求在低能量下的高剂量，所以其是所提议的团簇植入方法的适当应用。0.13μm技术节点的典型植入参数为在5×1015cm-2的砷剂量下每一砷原子(54)约6keV，因此要求：24keV，1.25×1015cm-2 As4Hx +植入；12keV，2.5×1015cm-2As2Hx +植入；或6keV，5×1015cm-2As+植入。
如图14中所示，通过此植入形成源极和漏极区55。这些区提供(在所述工艺中稍后将形成的)电路互连与由漏极延伸48结合沟道区56和栅极堆叠44、45界定的本征晶体管之间的高传导性连接。可将栅电极45暴露于此植入(如图所示)，且如果如此，那么源极/漏极植入物为栅电极提供初级掺杂源。图15中将此展示为多晶硅掺杂层57。
图16和图17中分别展示展示形成PMOS漏极延伸148以及PMOS源极和漏极区155的详细图式。结构和工艺与图15和图16中的结构和工艺相同，其中使掺杂剂类型相反。因此，图16展示已经历制造半导体装置的前端工艺步骤中的一些步骤的半导体衬底141。举例来说，所述结构由经由N阱143、沟槽隔离142和栅极堆叠形成144、145步骤所处理的P型半导体衬底141组成。硼植入以往已用以形成PMOS SDE结构，然而在本发明中使用例如B18Hx +的硼团簇离子。
N阱143与向阱143中的晶体管提供接面隔离的P型衬底141形成接面。沟槽隔离142在N阱与P阱之间(即，在整个CMOS结构中)提供横向介电隔离。通过栅极氧化层144和多晶硅栅电极145而构造栅极堆叠，其经图案化以形成晶体管栅极堆叠。涂覆并图案化光阻146，使得暴露用于PMOS晶体管的区域，但遮蔽衬底141的其它区域。在涂覆光阻146之后，衬底141为漏极延伸植入物作好准备，所述漏极延伸植入物是装置制造工艺所需的最浅掺杂层。0.10μm技术节点的前沿装置的典型工艺要求为0.5keV与1keV之间的硼植入能量和5×1014cm-2的硼剂量。将团簇离子束147(在此状况下为B18Hx +)导向半导体衬底，通常使得离子束的传播方向与衬底垂直以免被栅极堆叠遮蔽。B18Hx +团簇的能量应为所要B+植入能量的20倍，例如在10keV与20keV之间，且B18Hx +剂量应为硼剂量的十八分之一，约2.8E13。团簇一旦冲击衬底就解离，且掺杂剂原子在半导体衬底的表面附近的浅层中停住，这形成漏极延伸区148。应注意，相同植入物进入栅电极149的表面层，从而为栅电极提供额外掺杂。因此，图16中所描述的工艺是所提议的本发明的一个重要应用。
图17中展示此方法的应用的另一实例：形成较深源极/漏极区。此图展示在执行半导体装置的制造中的进一步工艺步骤之后图16的半导体衬底141。额外工艺步骤包括形成衬垫氧化物151和在栅极堆叠的侧壁上形成隔片152。重复图16中所描述但在图17中为清楚起见而标示的工艺步骤。N阱143与为阱143中的晶体管提供接面隔离的P型衬底141形成接面。沟槽隔离142在N阱与P阱之间(即，在整个CMOS结构中)提供横向介电隔离。通过栅极氧化层144和多晶硅栅电极145而构造栅极堆叠，其经图案化以形成晶体管栅极堆叠。涂覆并图案化光阻146使得暴露用于PMOS晶体管的区域，但遮蔽衬底141的其它区域。涂覆光阻146之后。将团簇离子束154(在此状况下为B18Hx +)导向半导体衬底，通常使得离子束的传播方向与衬底垂直以免被栅极堆叠遮蔽。掺杂剂原子在半导体衬底的表面附近的浅层中停住，这形成漏极延伸区148。应注意，相同植入物进入栅电极149的表面层，从而为栅电极提供额外掺杂。衬垫氧化物151是用以保护暴露的衬底区域、栅电极149的顶部和潜在暴露的栅极电介质边缘的薄层氧化物(二氧化硅)。衬垫氧化物151通常热成长到5-10nm的厚度。另一方面，隔片152是驻留于栅极堆叠的侧面上并用以使栅电极绝缘的电介质(二氧化硅、氮化硅或其组合)的区。其还用作用于源极/漏极植入物(例如，154)的对准导引件，所述对准导引件必须与栅极边缘向后间隔以使晶体管正常操作。通过沉积二氧化硅和/或氮化硅层而形成隔片152，接着以一方式对其进行等离子蚀刻以将残余层留在栅极堆叠的侧面上同时从源极/漏极区清除电介质。
在蚀刻隔片152之后，涂覆并图案化光阻层153以暴露待植入的晶体管(在此实例中为PMOS晶体管)。接着，执行用以形成源极和漏极区155的离子植入。因为此植入要求在低能量下的高剂量，所以其是所提议的团簇植入方法的适当应用。0.10μm技术节点的典型植入参数为在5×1015cm-2的硼剂量下每一硼原子(154)约4keV，因此要求：80keV，2.8×1014cm-2B18Hx +植入；或4keV，5×1015cm-2B+植入。这些区提供(在所述工艺中稍后将形成的)电路互连与由漏极延伸148结合沟道区156和栅极堆叠144、145界定的本征晶体管之间的高传导性连接。可将栅电极145暴露于此植入(如图所示)，且如果如此，那么源极/漏极植入物为栅电极提供初级掺杂源。在图17中将此展示为多晶硅掺杂层157。
通常，单独的离子植入不足以形成有效半导体接面：需要热处理来电活化植入的掺杂剂。植入之后，半导体衬底的晶体结构被严重损坏(衬底原子被移出晶格位置)，且植入的掺杂剂仅微弱结合到衬底原子，使得植入层具有较差电特性。通常执行高温(大于900C)下的热处理或退火以修复半导体晶体结构，并定位掺杂剂原子取代烯丙基(即，在晶体结构中的衬底原子中的一者的位置中)。此取代允许掺杂剂与衬底原子结合并变为电活性的；即改变半导体层的传导性。然而，因为在热处理期间发生植入的掺杂剂的扩散，所以此热处理妨碍形成较浅接面。热处理期间的硼扩散实际上是在次0.1微米体系中实现USJ的限制因素。已开发先进工艺(例如“峰值退火”)用于此热处理以使较浅植入的掺杂剂的扩散最小化。峰值退火是快速热处理，其中最高温度下的驻留时间接近零：温度尽可能快地斜线升降。以此方式，在使植入的掺杂剂的扩散最小化的同时，达到活化植入的掺杂剂所必需的高温。预期，将结合本发明而利用此类先进热处理以使本发明在制造完成的半导体装置的过程中的益处最大化。明确地说，植入的碳减少热活化工艺期间掺杂剂的瞬间增强扩散。
显然，根据上述教示，本发明的许多修改和变化是可能的。因此，应了解，在所附权利要求书的范围内，可以不同于上文特定描述的方式实践本发明。
所附权利要求书中陈述希望由专利特许证保护的内容。

Claims (11)

1.一种植入离子的方法，其包含下列步骤：
(a)产生一体积的形式为CnHx的材料的气相分子，其中n和x为整数，且2≤n，且x≥0；
(b)使所述CnHx分子离子化以形成CnHy +或CnHy -，其中y是使得y＞0的整数；
(c)在第一深度通过电场使所述离子化分子加速到目标中，以形成扩散障壁；以及
(d)在比所述第一深度较浅的第二深度向所述区植入掺杂离子，其中所述掺杂离子是硼离子、硼团簇离子、砷离子、砷团簇离子、磷离子或磷团簇离子。
2.根据权利要求1所述的方法，其中步骤(a)包含产生一体积的荧蒽C16H10的气相分子。
3.根据权利要求1所述的方法，其中步骤(a)包含产生一体积的联苄C14H14的气相分子，且步骤(b)产生C7Hy离子的离子束。
4.一种植入离子的方法，其包含下列步骤：
(a)产生一体积的形式为CnHx的材料的气相分子，其中n和x为整数，且4≤n，且x≥0；
(b)形成含有CnHx分子、CnHy +、CnHy -离子和电子的等离子，其中y是使得y＞0的整数；
(c)在第一深度通过电场使所述离子中的一部分加速以植入到目标中，来执行半导体的掺杂，以形成扩散障壁；以及
(d)在比所述第一深度较浅的第二深度向所述区植入掺杂离子，其中所述掺杂离子是硼离子、硼团簇离子、砷离子、砷团簇离子、磷离子或磷团簇离子。
5.一种形成具有衬底的金属氧化物半导体(MOS)装置的方法，所述方法包含下列步骤：
(a)在所述衬底的第一区中形成阱和相对的沟槽隔离；
(b)在所述衬底上，在界定所述衬底的暴露部分的所述相对的沟槽隔离之间形成栅极堆叠；所述形成包含下列步骤：
i)沉积或成长栅极电介质；
ii)沉积多晶硅栅电极，以及
iii)图案化以形成所述栅极堆叠，
(c)将衬垫氧化物沉积到所述衬底的所述暴露部分上并沉积于所述栅极堆叠的顶部上；
(d)植入CnHx离子以在既定SDE区下方形成扩散抑制区，其中x是使得x＞0的整数；
(e)植入B+或硼团簇离子BnHx +以在所述栅极堆叠与所述相对的沟槽隔离之间形成漏极延伸；
(f)相邻于所述栅极堆叠而形成隔片；
(g)植入硼团簇离子以形成源极和漏极区；
(h)提供热处理以活化由所述掺杂步骤植入的材料，借此形成P型金属氧化物半导体(MOS)装置(PMOS)。
6.一种形成具有衬底的金属氧化物半导体(MOS)装置的方法，所述方法包含下列步骤：
(a)在所述衬底的第一区中形成阱和相对的沟槽隔离；
(b)在所述衬底上，在界定所述衬底的暴露部分的所述相对的沟槽隔离之间形成栅极堆叠；所述形成包含下列步骤：
i)沉积或成长栅极电介质；
ii)沉积多晶硅栅电极，以及
iii)图案化以形成所述栅极堆叠，
(c)将衬垫氧化物沉积到所述衬底的所述暴露部分上并沉积于所述栅极堆叠的顶部上；
(d)植入CnHx离子以在既定SDE区稍下方形成扩散抑制区，其中x是使得x＞0的整数；
(e)植入P+或磷团簇离子以在所述栅极堆叠与所述相对的沟槽隔离之间形成漏极延伸；
(f)相邻于所述栅极堆叠而形成隔片；
(g)植入N型团簇离子以形成源极和漏极区；
(h)提供热处理以活化由所述掺杂步骤植入的材料，借此形成N型金属氧化物半导体(MOS)装置(NMOS)。
7.一种形成具有衬底的金属氧化物半导体(MOS)装置的方法，所述方法包含下列步骤：
(a)在所述衬底的第一区中形成阱和相对的沟槽隔离；
(b)在所述衬底上，在界定所述衬底的暴露部分的所述相对的沟槽隔离之间形成栅极堆叠；所述形成包含下列步骤：
i)沉积或成长栅极电介质；
ii)沉积多晶硅栅电极，以及
iii)图案化以形成所述栅极堆叠，
(c)将衬垫氧化物沉积到所述衬底的所述暴露部分上并沉积于所述栅极堆叠的顶部上；
(d)植入CnHx +离子以在源极和漏极区内形成SiC合金，其中x是使得x＞0的整数；
(e)植入P+或磷团簇离子以在所述栅极堆叠与所述相对的沟槽隔离之间形成漏极延伸；
(f)相邻于所述栅极堆叠而形成隔片；
(g)植入N型团簇离子以形成源极和漏极区；
(h)提供热处理以活化由所述掺杂步骤植入的材料，并将碳并入到所述源极和所述漏极中的晶格结构中，借此形成N型金属氧化物半导体(MOS)装置(NMOS)。
8.根据权利要求7所述的方法，其进一步包括下列步骤：
(a)隔离所述衬底上的第一区与第二区；
(b)在第一区中形成所述NMOS装置；以及
(c)在第二区中形成PMOS装置。
9.根据权利要求8所述的方法，其中步骤(c)包括将P型团簇离子植入在所述第二区中。
10.根据权利要求9所述的方法，其中所述P型团簇离子是B18Hx +或B18Hx -，其中0≤x≤22。
11.根据权利要求7所述的方法，其中所述CnHx +植入物在约70keV与约100keV之间的植入能量下由1E15与5E15之间的剂量的C7Hx +植入物组成。
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