JP5114829B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、ソースフォロア回路に適用される半導体装置およびその製造方法に関する。
近年、カメラ付携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載されている固体撮像装置としては、消費電力の観点などから、ＣＣＤイメージセンサに比べて電源電圧が低いＭＯＳ型イメージセンサが多く用いられている。
上記のＭＯＳ型イメージセンサでは、例えば画素回路において、ソースフォロア回路が多用される（例えば、特許文献１参照）。従来、ソース・フォロア回路には、表面チャネル型ＭＯＳトランジスタが用いられている（例えば、特許文献２参照）。なお、最近の表面チャネル型ＭＯＳトランジスタでは、ソース・ドレイン領域の内側には、ソース・ドレイン領域よりも低濃度のＬＤＤ領域（エクステンション領域）が形成されている。
近年の表面チャネル型ＭＯＳトランジスタでは、短チャネル効果抑制のため、定電界スケーリング則に基づいて、ソース・ドレイン領域とは逆の導電型をもつ不純物をゲート電極下部近傍に注入している。この不純物注入は、Ｈａｌｌｏ注入あるいはＰｏｃｋｅｔ注入と呼ばれている。以下、Ｈａｌｌｏ注入あるいはＰｏｃｋｅｔ注入がされた領域をポケット領域と称する。
一方で、ソース・フォロア回路は、入力電圧に対する出力電圧のリニアリティ特性が１に近いほど動作範囲が広く、ダイナミックレンジが広く取れる。
特開２００２−５１２６３号公報 特開平６−１２５４２２号公報
しかしながら、上記したように表面チャネル型ＭＯＳトランジスタでは、定電界スケーリング則に基づいてポケット領域が形成されているため、基板不純物濃度が高い。
このため、表面チャネル型ＭＯＳトランジスタを用いてソース・フォロア回路を形成する場合に、基板不純物濃度に起因してｇｍｂ（基板バイアス効果によるコンダクタンス）が高くなり、リニアリティ特性が低下してしまう。
以上のように、定電界スケーリング則に基づいて設計された表面チャネル型ＭＯＳトランジスタは、ソース・フォロア回路に適した構造とはなっていない。また、ソースフォロア回路で信号を増幅する際に、ゲート絶縁膜中のトラップ準位が原因で、ノイズのパワースペクトルが周波数ｆの逆数に比例するいわゆる１／ｆノイズ（フリッカノイズ）が発生する。このノイズは、例えばＭＯＳ型イメージセンサの画質に大きな影響を及ぼす。
本発明の目的は、ソースフォロア回路に適用するのに好適な半導体装置およびその製造方法を提供することにある。
上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成され、ソースフォロア回路に用いられ、ゲート電極に印加される信号を増幅して２つの第１ソース・ドレイン領域の一方からソースフォロアで出力するトランジスタを有し、前記トランジスタは、前記半導体基板の第２導電型ウェル上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域となる、前記第２導電型ウェルの部分に形成され、第１導電型不純物を含有する第１導電型層と、前記ゲート電極の両側における前記第２導電型ウェルの部分に形成された第１導電型の前記２つの第１ソース・ドレイン領域と、前記第１ソース・ドレイン領域よりも第１導電型不純物濃度が低く、前記ゲート電極の一部とオーバーラップするように、それぞれが対応する前記第１ソース・ドレイン領域の、ゲート電極側の側面から底面の周囲に位置する、前記第２導電型ウェルの部分に、互いに分離して形成された第１導電型の２つの第２ソース・ドレイン領域と、を有する。
上記の本発明の半導体装置は、第１ソース・ドレイン領域と第２ソース・ドレイン領域が形成されたデュアルソースドレイン構造を有する。また、ゲート電極下における半導体基板には、ソース・ドレイン領域と同じ導電型の第１導電型層が形成されているため、チャネルがゲート絶縁膜／基板界面ではなく、ゲート絶縁膜から離れた基板内部の箇所に形成される。すなわち、埋め込みチャネル型の半導体装置となる。
本発明の半導体装置では、従来のようなソース・ドレイン領域と逆極性のポケット領域がないことから、基板不純物濃度が低減され、基板バイアス効果が減少する。この結果、当該半導体装置をソースフォロア回路に適用した場合に、ソースフォロア回路のリニアリティ特性が向上する。
また、低濃度の第２ソース・ドレイン領域により電界が緩和されることから、短チャネル効果が抑制される。また、高濃度の第１ソース・ドレイン領域の距離が確保されており、この第１ソース・ドレイン領域間に実質的なチャネルが形成されるため、チャネル長が確保される。このため、短チャネル効果が抑制される。
さらに、埋め込みチャネル構造を採用するため、ゲート絶縁膜／半導体基板界面でキャリアとなる電子あるいは正孔のトラップ準位が形成されても、当該トラップ準位によるチャネルへ流れる電流への影響が抑えられる。すなわち、１／ｆノイズの発生原因となるトラップ準位による電流のゆらぎが抑制される。
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に、ソースフォロア回路に用いられ、ゲート電極に印加される信号を増幅して２つの第１ソース・ドレイン領域の一方からソースフォロアで出力するトランジスタを形成するために、前記半導体基板のチャネル領域となる第２導電型ウェルに第１導電型不純物を導入して第１導電型層を形成する工程と、前記第１導電型層が形成された前記第２導電型ウェル上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側にサイドウォール絶縁膜を形成する工程と、前記ゲート電極および前記サイドウォール絶縁膜をマスクとした第１導電型不純物の第１イオン注入処理により、前記２つの第１ソース・ドレイン領域を形成する工程と、前記第１イオン注入処理よりも前記第１導電型不純物のドーズ量が小さくかつ前記第１導電型不純物の注入深さが深い第２イオン注入処理により、前記ゲート電極の一部とオーバーラップし、かつ前記第１ソース・ドレイン領域の、ゲート電極側の側面から底面の周囲に位置する、前記第２導電型ウェルの部分に、互いに分離して２つの第２ソース・ドレイン領域を形成する工程と、を有する。
上記の本発明の半導体装置では、ゲート電極をマスクとした第１イオン注入処理および第２イオン注入処理により、第１ソース・ドレイン領域および第２ソース・ドレイン領域を形成する。このように第１イオン注入処理および第２イオン注入処理は連続して行うことができるため、製造工程を増加させることもない。なお、第１イオン注入処理と第２イオン注入処理の順序については限定はない。
また、従来のように、ゲート電極をマスクとしたイオン注入によりポケット領域やエクステンション領域を形成することはないため、表面チャネル型の半導体装置の製造工程に比べて、製造工程を削減することができる。
本発明によれば、ソースフォロア回路に適用するのに好適な半導体装置を実現することができる。すなわち、本発明の半導体装置をソースフォロア回路に適用した場合には、ソースのリニアリティ特性を向上させることができる。また、本発明の半導体装置では、ノイズの低減効果や、しきい値ばらつき低減効果も奏する。本発明の半導体装置の製造方法によれば、ソースフォロア回路に適用するのに好適な半導体装置を、従来の表面チャネル型の半導体装置の製造工程に比べて、少ない製造工程で製造することができる。
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。本実施形態では、本発明の半導体装置をＭＯＳ型イメージセンサに適用した例について説明する。
図１は、本発明が適用される増幅型固体撮像装置、例えばＭＯＳ型イメージセンサの構
成の一例を示すブロック図である。
ＭＯＳ型イメージセンサ１０は、光電変換素子である例えばフォトダイオードを含む単位画素１１と、当該画素１１が行列状に２次元配列されてなる画素アレイ部１２と、垂直選択回路１３と、信号処理回路であるカラム回路１４と、水平選択回路１５と、水平信号線１６と、出力回路１７と、タイミングジェネレータ（ＴＧ）１８とを有する。
画素アレイ部１２には、行列状の画素配列に対して列ごとに垂直信号線１２１が配置されている。単位画素１１の具体的な回路構成については後述する。
垂直選択回路１３は、シフトレジスタなどによって構成される。垂直選択回路１３は、画素１１の転送トランジスタを駆動する転送信号や、リセットトランジスタを駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部１２の各画素１１を行単位で選択駆動する。
カラム回路１４は、画素アレイ部１２の列方向の画素ごと、即ち垂直信号線１２１ごとに配される信号処理回路である。カラム回路１４は、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路などによって構成される。
水平選択回路１５は、シフトレジスタなどによって構成され、カラム回路１４を通して出力される各画素１１の信号を順次選択して水平信号線１６に出力させる。なお、図１では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平選択回路１５によって列単位で順次オン／オフ駆動される。
水平選択回路１５による選択駆動により、カラム回路１４から列ごとに順次出力される単位画素１１の信号は、水平信号線１６を通して出力回路１７に供給され、当該出力回路１７で増幅などの信号処理が施された後、デバイス外部へ出力される。
タイミングジェネレータ１８は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路１３、カラム回路１４および水平選択回路１５などの駆動制御を行う。
（画素回路）
図２は、単位画素１１の回路構成の一例を示す回路図である。
単位画素１１Ａは、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３および増幅トランジスタ１１４の３つのトランジスタを有する。ここでは、トランジスタ１１２〜１１４として、例えばｎチャネルのＭＯＳトランジスタを用いている。
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続されている。転送トランジスタ１１２のゲートに転送パルスφＴＲＧが与えられることによって、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）がＦＤ部１１６に転送される。
リセットトランジスタ１１３は、選択電源ＳＥＬＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続されている。フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにφリセットパルスＲＳＴが与えられることによってＦＤ部１１６の電位がリセットされる。選択電源ＳＥＬＶＤＤは、電源電圧としてＶＤＤレベルとＧＮＤレベルとを選択的にとる電源である。
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア回路を構成している。増幅トランジスタ１１４は、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
図３は、単位画素１１の回路構成の他の例を示す回路図である。
単位画素１１Ｂは、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つのトランジスタを有する画素回路となっている。ここでは、トランジスタ１１２〜１１５として、例えばｎチャネルのＭＯＳトランジスタを用いている。
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続されている。転送トランジスタ１１２のゲートに転送パルスφＴＲＧが与えられることによって、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）がＦＤ部１１６に転送される。
リセットトランジスタ１１３は、電源ＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続されている。フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、リセットトランジスタ１１３のゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位がリセットされる。
選択トランジスタ１１５は、例えば、電源ＶＤＤにドレインが、増幅トランジスタ１１４のドレインにソースがそれぞれ接続されている。選択トランジスタ１１５は、そのゲートに選択パルスφＳＥＬが与えられることによってオン状態となり、増幅トランジスタ１１４に対して電源ＶＤＤを供給することによって画素１１Ｂの選択をなす。なお、この選択トランジスタ１１５については、増幅トランジスタ１１４のソースと垂直信号線１２１との間に接続した構成を採ることも可能である。
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択トランジスタ１１５のソースにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア回路を構成している。増幅トランジスタ１１４は、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
上述した３トランジスタ構成の単位画素１１Ａや、４トランジスタ構成の単位画素１１Ｂでは、フォトダイオード１１１で光電変換して得られる信号電荷を転送トランジスタ１１２によってＦＤ部１１６に転送し、当該ＦＤ部１１６の信号電荷に応じた電位を増幅トランジスタ１１４によって増幅して垂直信号線１２１に出力するアナログ的な動作が行われる。
かかる構成の単位画素１１（１１Ａ／１１Ｂ）において、本発明では、ソースフォロア回路を構成する増幅トランジスタ１１４として、以下の構造をもつ半導体装置を用いることを特徴としている。
図４は、本実施形態に係る半導体装置の構成の一例を示す断面図である。本実施形態では半導体装置の例としてｎＭＯＳトランジスタを説明するため、第１導電型がｎ型となり、第２導電型がｐ型となる。
シリコンからなる半導体基板２０には、例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜２１が形成されている。素子分離絶縁膜２１により区画された半導体基板２０の活性領域には、ｐウェル２２が形成されている。
活性領域における半導体基板２０上には、例えば酸化シリコンからなるゲート絶縁膜２３が形成されている。ゲート絶縁膜２３の膜厚は、例えば７．３ｎｍである。
ゲート絶縁膜２３上には、例えばｐ型不純物を含有するポリシリコンからなるゲート電極２４が形成されている。ゲート長は、例えば０．１４μｍである。
ゲート電極２４の側壁には、サイドウォール絶縁膜２５が形成されている。サイドウォール絶縁膜２５は、窒化シリコン膜２５ａと、酸化シリコン膜２５ｂの２層構造により形成されている。なお、サイドウォール絶縁膜２５は１層構造であってもよい。
ゲート電極２４下におけるｐウェル２２には、ｎ型層（第１導電型層）２６が形成されている。ｎ型層２６の存在により、図４に示すトランジスタは、表面チャネル型ではなく、埋め込みチャネル型となる。
ｎ型層２６の両側には、デュアルソース・ドレイン領域２７が形成されている。デュアルソース・ドレイン領域２７は、サイドウォール絶縁膜２５の両側に形成された第１ソース・ドレイン領域２８と、第１ソース・ドレイン領域２８の周囲に形成された第２ソース・ドレイン領域２９とを有する。
第１ソース・ドレイン領域２８は、第２ソース・ドレイン領域２９に比べて高濃度にｎ型不純物を含有する。第１ソース・ドレイン領域２８が、実質的なソース・ドレインを構成するため、実質的なチャネル長はゲート長よりも長くなり、短チャネル効果を抑制することができる。
第２ソース・ドレイン領域２９は、第１ソース・ドレイン領域２８に比べて低濃度にｎ型不純物を含有する。第２ソース・ドレイン領域２９は、第１ソース・ドレイン領域２８よりも深さ方向および水平方向（横方向）に伸びている。第２ソース・ドレイン領域２９は、ゲート電極２４の一部とオーバーラップする位置まで水平方向に伸びている。第２ソース・ドレイン領域２９をゲート電極２４の一部とオーバーラップさせているのは、トランジスタとして動作させるためである。オーバーラップ量は、例えば１５ｎｍとする。低濃度の第２ソース・ドレイン領域２９により、デュアルソース・ドレイン領域２７に発生する電界が緩和されるため、短チャネル効果を抑制することができる。
以上のように本実施形態に係る半導体装置は、埋め込みチャネル型であって、デュアルソース・ドレイン構造のｎチャネルＭＯＳトランジスタである。
次に、上記の本実施形態に係る半導体装置の製造方法について、図５〜図８を参照して説明する。
まず、図５（ａ）に示すように、半導体基板２０にＳＴＩ技術により素子分離絶縁膜２１を形成し、素子分離絶縁膜２１により囲まれた半導体基板２０の活性領域に、ｐ型不純物をイオン注入してｐウェル２２を形成する。ｐ型不純物としては、例えばボロンを用いる。
次に、図５（ｂ）に示すように、半導体基板２０のチャネル領域にｎ型不純物をイオン注入して、ｎ型層２６を形成する。ｎ型不純物としては、例えばリンあるいは砒素を用いる。ｎ型不純物のドーズ量は、例えば１×１０１３／ｃｍ２とする。
次に、図６（ａ）に示すように、例えば熱酸化法により、半導体基板２０上に酸化シリコンからなるゲート絶縁膜２３を形成する。ゲート絶縁膜２３の膜厚は、例えば７．３ｎｍである。
次に、図６（ｂ）に示すように、ゲート絶縁膜２３上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、ポリシリコン層２４ａを形成する。
次に、図７（ａ）に示すように、ポリシリコン層２４ａにｐ型不純物をイオン注入して、ｐ型不純物を含有するｐ型ポリシリコン層２４ｂを形成する。ｐ型不純物としては、例えばボロンを用いる。
次に、図７（ｂ）に示すように、リソグラフィ技術によりゲート電極パターンのレジストマスクを形成し、当該レジストマスクを用いてｐ型ポリシリコン層２４ｂをエッチングして、ゲート電極２４を形成する。その後、レジストマスクを除去する。ゲート長Ｌは、例えば０．１４μｍである。
次に、図８（ａ）に示すように、ゲート電極２４の側壁に、サイドウォール絶縁膜２５を形成する。当該工程では、例えば、ＣＶＤ法により、ゲート電極２４を被覆して全面に窒化シリコン膜２５ａおよび酸化シリコン膜２５ｂを堆積し、窒化シリコン膜２５ａおよび酸化シリコン膜２５ｂを全面エッチバックすることにより、サイドウォール絶縁膜２５が形成される。
次に、図８（ｂ）に示すように、ゲート電極２４およびサイドウォール絶縁膜２５をマスクとして、半導体基板２０にｎ型不純物をイオン注入することにより、デュアルソース・ドレイン領域２７を形成する。ｎ型不純物としては、例えばリンあるいは砒素を用いる。
デュアルソース・ドレイン領域２７の形成では、例えばドーズ量および注入エネルギーの異なるイオン注入を複数回行う。注入エネルギーが高いほど、不純物の注入深さが深くなる。注入深さが深ければそれだけ、不純物が横方向に拡散する距離も大きくなる。
例えば、１回目のｎ型不純物のイオン注入（第１イオン注入）により、サイドウォール絶縁膜２５の両側に第１ソース・ドレイン領域２８を形成する。１回目のイオン注入におけるｎ型不純物のドーズ量は、例えば１×１０１５／ｃｍ２以上とする。
続いて、２回目のｎ型不純物のイオン注入（第２イオン注入）を行う。２回目のイオン注入では、１回目のｎ型不純物のイオン注入よりもドーズ量を小さくし、かつ注入エネルギーを大きくする。２回目のイオン注入におけるｎ型不純物のドーズ量は、例えば１×１０１４／ｃｍ２以下とする。これにより、第１ソース・ドレイン領域２８よりも深く、かつゲート電極２４の端部にオーバーラップするまで横方向拡散した第２ソース・ドレイン領域２９が形成される。
ゲート電極２４の端部に対して第２ソース・ドレイン領域２９をオーバーラップさせるため、２回目のイオン注入では、半導体基板２０に対して斜め方向からイオン注入してもよい。例えば、半導体基板２０の法線に対して７°以上の角度をつけてイオン注入を行う。
上記のイオン注入では、ｎ型不純物がゲート電極２４にも注入される。ゲート電極２４のｐ型を維持するため、１回目および２回目の合計のｎ型不純物のドーズ量を、ゲート電極２４内のｐ型不純物の量に比べて小さく設定することが好ましい。なお、１回目のイオン注入により第２ソース・ドレイン領域２９を形成し、２回目のイオン注入により第１ソース・ドレイン領域２８を形成してもよい。
イオン注入後、注入したｎ型不純物を活性化させるための活性化アニールを行う。以降の工程では、半導体装置を被覆する層間絶縁膜を形成し、デュアルソース・ドレイン領域２７およびゲート電極２４に接続する配線層を形成することにより、半導体装置が完成する。
上記の本実施形態に係る半導体装置では、ノイズの低減、短チャネル効果の抑制、リニアリティ特性の向上、しきい値ばらつきの低減を実現することができる。以下、上記の効果について説明する。
まず、ノイズについて説明する。埋め込みチャネル型ｎＭＯＳトランジスタでは、半導体基板２０中のポテンシャルが最小になる領域（電流が流れる領域）が、ゲート絶縁膜／基板界面ではなく、ゲート絶縁膜２３から離れた半導体基板２０内部の箇所に形成される。このため、ゲート絶縁膜／基板界面で電子のトラップ準位が形成されても、当該トラップ準位によるチャネルを流れる電流への影響を抑えることができる。
すなわち、増幅トランジスタ１１４として埋込みチャネル型ｎＭＯＳトランジスタを用いることで、１／ｆノイズの発生原因となるトラップ準位による電流の揺らぎを抑制することができる。このため、増幅トランジスタ１１４のゲート長（ゲート寸法）Ｌおよびゲート幅（活性領域の寸法）Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減できることになる。
次に、短チャネル効果について説明する。本実施形態では、デュアルソース・ドレイン構造のｎＭＯＳトランジスタを採用するため、低濃度の第２ソース・ドレイン領域２９により電界が緩和されることから、短チャネル効果を抑制することができる。
また、サイドウォール絶縁膜２５下の第２ソース・ドレイン領域２９中のｎ型不純物濃度は低いことから、実質的にチャネルは、高濃度の第１ソース・ドレイン領域２８間に形成される。すなわち、第１ソース・ドレイン領域２８間の長さが実質的なチャネル長となるため、チャネル長が長くなり、短チャネル効果を抑制することができる。
次に、リニアリティ特性について説明する。図９は、従来例の半導体装置（表面チャネル型ｎＭＯＳトランジスタ）および本実施形態に係る半導体装置をソースフォロワの増幅トランジスタ１１４に用いたときの入出力特性を示す図である。
図９では、Ｍ１が本実施形態の場合の入出力特性を示すグラフであり、Ｍ２がＭ１の入出力特性におけるリニアリティ比（出力信号Ｖｏｕｔ／入力信号Ｖｉｎ）を示すグラフである。Ｎ１は従来例の場合の入出力特性を示すグラフであり、Ｎ２がＮ１の入出力特性におけるリニアリティ比を示すグラフである。
図９に示すように、従来の表面チャネル型ｎＭＯＳトランジスタに比べて本実施形態に係る半導体装置の方がリニアリティ比が１に近いことから、リニアリティ特性に優れていることがわかる。
埋込みチャネル型のｎＭＯＳトランジスタの場合、キャリアとなる電子の移動がゲート絶縁膜／基板界面のラフネス（表面粗度）の影響を受けないために、表面チャネル型に比べて電子の移動度μが高くなる。よって当該移動度μをパラメータの一つとする伝達コンダクタンスｇｍが上がる。また、ｐ型のポケット領域を形成しないため、基板不純物濃度を抑制することができることから、基板バイアス効果の比例係数ｇｍｂｓを小さくすることができる。この結果、Ｖｏｕｔ／Ｖｉｎの傾き（＝ｇｍ／（ｇｍ＋ｇｄｓ＋ｇｍｂｓ）が増加する。ここで、ｇｄｓは出力コンダクタンスである。
特に、埋込みチャネル型ｎＭＯＳトランジスタからなる増幅トランジスタ１１４において、ゲート電極２４をｎ型ではなく、ｐ型としたことで、このｐ型ゲート電極２４によってチャネル領域を空乏化させることができる。これにより、埋込みチャネル性をより強くできるため、Ｖｏｕｔ／Ｖｉｎの傾きをより大きくすることができる。Ｖｏｕｔ／Ｖｉｎの傾きが大きいということは、ダイナミックレンジが広く、出力感度が高いことを意味する。
このように、増幅トランジスタ１１４のゲート電極２４をｐ型としたことで、ダイナミックレンジを広く、出力感度を高くできるため、後段の信号処理系、具体的にはカラム回路１４（図１を参照）の入力部の動作点を容易に設定でき、またオフ時のリークのバラツキがないため縦筋ノイズが出にくくなるという利点がある。その結果、暗い場面でゲインを上げても、ノイズ感の少ない高画質の画像を得ることができる。
また、埋込みチャネル型ＭＯＳトランジスタからなる増幅トランジスタ１１４を形成する場合、チャネル領域にｎ型の不純物を導入するに当たって、ｎ型不純物を１種類だけ導入するよりも、拡散係数が異なる少なくとも２種類のｎ型不純物を導入することで、埋込みチャネル性をより強くすることができる。拡散係数が異なる少なくとも２種類のｎ型不純物としては、例えばヒ素（Ａｓ）やリン（Ｐ）などを用いることができる。
次に、しきい値ばらつきについて説明する。図１０は、ロット毎のしきい値ばらつきを示す図である。図１０において、Ｓ１が本実施形態に係る半導体装置のしきい値ばらつきを示すグラフであり、Ｓ２が従来例の半導体装置（表面チャネル型ｎＭＯＳトランジスタ）のしきい値ばらつきを示すグラフである。
図１０に示すように、従来例の半導体装置のしきい値バラツキ（３ｓｉｇｍａ）が概ね５０ｍＶに対し、本実施形態に係る半導体装置のしきい値ばらつき（３ｓｉｇｍａ）は１０ｍＶ程度と小さいことがわかる。
従来の半導体装置の製造では、ゲート電極をマスクとしたイオン注入によりエクステンション領域（ＬＤＤ領域）およびポケット領域を形成するため、これらの領域の不純物プロファイルは、ゲート電極寸法バラツキに大きく影響を受ける。これに対して、本実施形態に係る半導体装置では、これらのエクステンション領域およびポケット領域は形成していない。また、本実施形態では、上記したように実質的なチャネル長が長くなるため、各種プロセスのバラツキがチャネル長の変動に与える割合が減少することから、しきい値バラツキが抑制できるのである。
特に、ゲート電極をｐ型とした埋込みチャネル型ｎＭＯＳトランジスタを、図３に示した４トランジスタ構成の単位画素１１Ｂにおける増幅トランジスタ１１４に適用した場合には、次のような作用効果を得ることができる。
単位画素１１Ｂの画素回路では、増幅トランジスタ１１４に対して電源ＶＤＤ側に選択トランジスタ１１５が接続された構成となっており、選択トランジスタ１１５での電圧ドロップを抑えるために、増幅トランジスタ１１４のしきい値電圧をＶｔｈａ、選択トランジスタ１１５のしきい値電圧をＶｔｈｓとした場合、Ｖｔｈｓ＜Ｖｔｈａの条件を満たす必要がある。
このような条件下で、ゲート電極をｎ型とした埋込みチャネル型ｎＭＯＳトランジスタを増幅トランジスタ１１４に適用した場合には、当該増幅トランジスタ１１４のしきい値電圧Ｖｔｈａが小さくなり、このしきい値電圧Ｖｔｈａよりも選択トランジスタ１１５のしきい値電圧Ｖｔｈｓをさらに小さく設定することになるため、選択トランジスタ１１５が常時オン状態となって画素選択を行えないことになる。
これに対して、ゲート電極をｐ型とした埋込みチャネル型ｎＭＯＳトランジスタを増幅トランジスタ１１４に適用することで、当該増幅トランジスタ１１４のしきい値電圧Ｖｔｈａを大きくできるため、このしきい値電圧Ｖｔｈａよりも選択トランジスタ１１５のしきい値電圧Ｖｔｈｓを小さく設定したとしても、選択トランジスタ１１５が確実にオン／オフ動作を行うことができため、選択トランジスタ１１５による画素選択を確実に行いつつ増幅トランジスタ１１４での１／ｆノイズの低減効果を得ることができる。
本発明は、上記の実施形態の説明に限定されない。
例えば本実施形態では、ｎＭＯＳトランジスタを例に挙げたが、ｐＭＯＳトランジスタであってもよい。この場合には、ｐ型が第１導電型、ｎ型が第２導電型となる。すなわち、図４の各種の領域の導電型が逆の導電型となる。
また、上記実施形態では、光電変換素子と、当該光電変換素子で光電変換して得られる電荷に応じた電位を増幅して出力する増幅トランジスタとを含む画素が行列状に２次元配列されてなるエリアセンサに適用した場合を例に挙げて説明したが、本発明はエリアセンサへの適用に限られるものではなく、上記画素が直線状に１次元配列されてなるリニアセンサ（ラインセンサ）にも同様に適用可能である。
さらに、本発明の半導体装置をＭＯＳ型イメージセンサの画素回路におけるソースフォロア回路（増幅トランジスタ１１４）に適用する例について説明したが、他のソースフォロア回路に適用してもよい。例えば、ミックスドシグナル回路におけるソースフォロア回路に適用してもよい。また、本実施形態ではソースフォロア回路に好適な半導体装置について説明したが、ソースフォロア回路以外に適用することも可能である。例えば、ＭＯＳ型イメージセンサの画素回路において、増幅トランジスタ１１４以外のトランジスタ１１２，１１３，１１５に適用することもできる。しきい値ばらつきが小さい本実施形態に係る半導体装置は、例えば差動増幅回路にも適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明が適用されるＭＯＳ型イメージセンサの構成の一例を示すブロック図である。 単位画素の回路構成の一例を示す回路図である。 単位画素の回路構成の他の例を示す回路図である。 本実施形態に係る半導体装置の断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置を適用したソースフォロア回路のリニアリティ特性を示す図である。 本実施形態に係る半導体装置のしきい値ばらつきを示す図である。
符号の説明
１０…ＭＯＳ型イメージセンサ、１１，１１Ａ，１１Ｂ…単位画素、１２…画素アレイ部、１３…垂直選択回路、１４…カラム回路、１５…水平選択回路、１６…水平信号線、１７…出力回路、１８…タイミングジェネレータ（ＴＧ）、２０…半導体基板、２１…素子分離絶縁膜、２２…ｐウェル、２３…ゲート絶縁膜、２４…ゲート電極、２５…サイドウォール絶縁膜、２５ａ…窒化シリコン膜、２５ｂ…酸化シリコン膜、２６…ｎ型層２６、２７…デュアルソース・ドレイン領域、２８…第１ソース・ドレイン領域、２９…第２ソース・ドレイン領域

Claims (7)

  1. 半導体基板に形成され、ソースフォロア回路に用いられ、ゲート電極に印加される信号を増幅して２つの第１ソース・ドレイン領域の一方からソースフォロアで出力するトランジスタを有し、
    前記トランジスタは、
    前記半導体基板の第２導電型ウェル上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極下のチャネル領域となる、前記第２導電型ウェルの部分に形成され、第１導電型不純物を含有する第１導電型層と、
    前記ゲート電極の両側における前記第２導電型ウェルの部分に形成された第１導電型の前記２つの第１ソース・ドレイン領域と、
    前記第１ソース・ドレイン領域よりも第１導電型不純物濃度が低く、前記ゲート電極の一部とオーバーラップするように、それぞれが対応する前記第１ソース・ドレイン領域の、ゲート電極側の側面から底面の周囲に位置する、前記第２導電型ウェルの部分に、互いに分離して形成された第１導電型の２つの第２ソース・ドレイン領域と、
    を有する、
    半導体装置。
  2. 前記トランジスタは、
    前記ゲート電極の両側に形成されたサイドウォール絶縁膜をさらに有し、
    前記第１ソース・ドレイン領域は、前記サイドウォール絶縁膜の両側の前記第２導電型ウェルの部分に形成される、
    請求項１記載の半導体装置。
  3. 前記ゲート電極は、第２導電型不純物を含有する
    請求項１または２記載の半導体装置。
  4. 半導体基板に、ソースフォロア回路に用いられ、ゲート電極に印加される信号を増幅して２つの第１ソース・ドレイン領域の一方からソースフォロアで出力するトランジスタを形成するために、
    前記半導体基板のチャネル領域となる第２導電型ウェルに第１導電型不純物を導入して第１導電型層を形成する工程と、
    前記第１導電型層が形成された前記第２導電型ウェル上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極の両側にサイドウォール絶縁膜を形成する工程と、
    前記ゲート電極および前記サイドウォール絶縁膜をマスクとした第１導電型不純物の第１イオン注入処理により、前記２つの第１ソース・ドレイン領域を形成する工程と、
    前記第１イオン注入処理よりも前記第１導電型不純物のドーズ量が小さくかつ前記第１導電型不純物の注入深さが深い第２イオン注入処理により、前記ゲート電極の一部とオーバーラップし、かつ前記第１ソース・ドレイン領域の、ゲート電極側の側面から底面の周囲に位置する、前記第２導電型ウェルの部分に、互いに分離して２つの第２ソース・ドレイン領域を形成する工程と、
    を有する半導体装置の製造方法。
  5. 前記ゲート電極を形成する工程において、第２導電型不純物を含有する前記ゲート電極を形成する
    請求項４記載の半導体装置の製造方法。
  6. 前記第１イオン注入処理および前記第２イオン注入処理の合計での前記第１導電型不純物のドーズ量が、前記ゲート電極に導入された第２導電型不純物の量よりも小さく設定された
    請求項５記載の半導体装置の製造方法。
  7. 前記第２イオン注入処理において、前記半導体基板の主面に対して斜め方向からイオン注入を行う
    請求項４から６のいずれか一項記載の半導体装置の製造方法。
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