KR100817093B1 - 아일랜드 영역을 포함하는 반도체 소자 - Google Patents

아일랜드 영역을 포함하는 반도체 소자 Download PDF

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삼성전자주식회사
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Abstract

낮은 파워로 동작하고 높은 성능을 갖는 반도체 소자가 제공된다. 반도체 소자에 있어서, 반도체 기판은 소자분리막에 의해서 한정된 활성 영역을 포함한다. 소오스 영역 및 드레인 영역은 상기 활성 영역 내에 이격되게 한정되고, 제 1 도전형을 갖는다. 그리고, 아일랜드 영역은 상기 소오스 영역 및 상기 드레인 영역 사이의 상기 활성 영역에 한정되고, 상기 제 1 도전형을 갖는다.

Description

아일랜드 영역을 포함하는 반도체 소자{Semiconductor device having an island region}
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 단면도이고; 그리고
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도이다.
<도면의 주요 부분에 대한 설명>
105...반도체 기판 110...소자분리막
115...활성 영역 120...게이트 절연층
125...게이트 전극 130...스페이서 절연층
140...소오스 영역 145...드레인 영역
150...아일랜드 영역 155...금속 실리사이드층
본 발명은 반도체 소자에 관한 것으로서, 특히 모스펫 구조의 반도체 소자에 관한 것이다.
반도체 소자의 고집적화와 더불어, 반도체 소자의 성능을 높이면서도 파워를 낮출 것이 요구된다. 예를 들어, 모바일 제품에 대한 수요 증가 및 시스템-온-칩(system on chip; SoC) 기술의 발달은 이러한 요구를 더욱 증대시킨다. 이에 따라, 반도체 소자의 임계 치수를 작게 하고, 그 공급 전압을 낮추고 있다. 하지만, 이 경우 누설 전류가 증가하여 공급 전압을 낮추는 데 한계가 있어서 전체적인 파워를 낮추기가 어렵다. 또한, 공정 기술의 한계로 인해서 임계 치수의 감소에도 한계가 있다.
한편, 반도체 소자의 구조 변경 및 그 물질 변경을 통해서 이러한 목적을 달성하기 위한 시도가 있다. 예를 들어, 핀-펫 구조의 반도체 소자 및 SOI 웨이퍼, 또는 고유전율 절연체를 이용한 반도체 소자가 이용된다. 하지만, 이러한 반도체 소자의 구조 변경 및 물질 변경은 비용 증가를 초래할 뿐만 아니라, 예기치 않은 부작용을 갖는다. 따라서, 이러한 반도체 소자는 높은 신뢰성을 확보하기 어렵고, 따라서 제품화되기 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 낮은 파워로 동작하고 높은 성능을 갖는 반도체 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자가 제공된다. 소자분리막에 의해서 한정된 활성 영역을 포함하는 반도체 기판이 제공된다. 소오스 영역 및 드레인 영역은 상기 활성 영역 내에 이격되게 한정되고, 제 1 도전형을 갖는다. 그리고, 아일랜드 영역은 상기 소오스 영역 및 상기 드레인 영 역 사이의 상기 활성 영역에 한정되고, 상기 제 1 도전형을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 반도체 소자가 제공된다. 소자분리막에 의해서 한정된 활성 영역을 포함하는 반도체 기판이 제공된다. 소오스 영역 및 드레인 영역은 상기 활성 영역 내에 이격되게 한정되고, 제 1 도전형을 갖는다. 게이트 전극은 상기 소오스 영역 및 상기 드레인 영역 사이의 상기 활성 영역을 덮도록 상기 반도체 기판 상에 형성된다. 그리고, 아일랜드 영역은 상기 소오스 영역 및 상기 드레인 영역 사이의 상기 활성 영역에 한정되고, 상기 제 1 도전형을 갖는다.
상기 본 발명들의 일 예에 있어서, 상기 아일랜드 영역은 상기 소오스 영역 및 상기 드레인 영역으로부터 이격되게 배치될 수 있다.
상기 본 발명들의 다른 예에 있어서, 상기 아일랜드 영역은 상기 반도체 기판의 표면으로부터 이격되게 배치될 수 있다. 나아가, 상기 반도체 기판의 표면으로부터 상기 아일랜드 영역의 상면까지의 이격 거리는 상기 소오스 영역 및 상기 드레인 영역의 깊이보다 작을 수 있다.
상기 본 발명들의 또 다른 예에 있어서, 상기 아일랜드 영역은 상기 반도체 기판의 표면에 접해 있을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완 전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(100a)를 보여주는 단면도이다. 예를 들어, 반도체 소자(100a)는 모스펫(MOSFET) 구조를 가질 수 있다.
도 1을 참조하면, 반도체 기판(105)은 소자분리막(110)에 의해 한정된 활성 영역(115)을 포함할 수 있다. 예를 들어, 활성 영역(115)은 소자분리막(110)의 측벽에 의해서 둘러싸인 반도체 기판(105)의 일부 영역으로 한정할 수 있다. 예를 들어, 소자분리막(110)은 반도체 기판(105)에 절연물, 예컨대 산화막 및/또는 질화막을 매립하여 형성할 수 있다. 반도체 기판(105)은 실리콘, 게르마늄 또는 실리콘-게르마늄 웨이퍼를 포함할 수 있다.
소오스 영역(140) 및 드레인 영역(145)은 활성 영역(115) 내에 이격되게 한정될 수 있다. 예를 들어, 소오스 영역(140) 및 드레인 영역(145)은 활성 영역(115) 내에 불순물을 도핑하여 형성할 수 있다. 소오스 영역(140) 및 드레인 영역(145)은 활성 영역(115)과 다이오드 접합될 수 있다. 예를 들어, 소오스 영역(140) 및 드레인 영역(145)은 제 1 도전형을 갖고, 활성 영역(115)은 제 1 도전형과 반대인 제 2 도전형을 가질 수 있다.
예를 들어, 반도체 소자(110a)가 엔모스펫(NMOSFET)인 경우, 활성 영역(115)은 p형을 갖고, 소오스 영역(140) 및 드레인 영역(145)은 n형을 가질 수 있다. 다른 예로, 반도체 소자(110a)가 피모스펫(PMOSFET)인 경우, 활성 영역(115)은 n형을 갖고, 소오스 영역(140) 및 드레인 영역(145)은 p형을 가질 수 있다.
예를 들어, 소오스 영역(140)은 제 1 불순물 농도를 갖는 제 1 저농도 영역(142) 및 제 2 불순물 농도를 갖는 제 1 고농도 영역(144)을 포함할 수 있다. 드레인 영역(145)은 제 1 불순물 농도를 갖는 제 2 저농도 영역(146) 및 제 2 불순물 농도를 갖는 제 2 고농도 영역(148)을 포함할 수 있다. 제 2 불순물 농도는 제 1 불순물 농도보다 클 수 있다. 제 1 및 제 2 저농도 영역들(142, 146)은 LDD(lightly doped drain) 영역으로 불릴 수도 있다.
게이트 전극(125)은 소오스 영역(140) 및 드레인 영역(145) 사이의 활성 영역(115)을 덮도록 반도체 기판(105) 상에 형성될 수 있다. 제 1 및 제 2 저농도 영역들(142, 146)의 일부분은 게이트 전극(125)과 중첩되도록 게이트 전극(125) 아래로 신장될 수 있다. 게이트 전극(125) 및 반도체 기판(105) 사이에는 게이트 절연층(120)이 개재될 수 있다. 예를 들어, 게이트 절연층은 산화막, 질화막 또는 고유전율 절연막을 포함할 수 있다. 게이트 전극(125)은 폴리실리콘 또는 금속을 포함할 수 있다.
아일랜드 영역(150)은 소오스 영역(140) 및 드레인 영역(145) 사이의 활성 영역(115)에 한정될 수 있다. 아일랜드 영역(150)은 제 1 도전형을 가질 수 있고, 예컨대 제 1 불순물 농도보다 큰 제 3 불순물 농도를 가질 수 있다. 따라서, 반도체 소자(100)가 엔모스펫인 경우, 아일랜드 영역(150)은 n형을 가질 수 있다. 다른 예로, 반도체 소자(100)가 피모스펫인 경우, 아일랜드 영역(150)은 p형을 가질 수 있다. 아일랜드 영역(150)은 활성 영역(115)에 고농도의 제 1 도전형의 불순물을 도핑하여 형성할 수 있다.
게이트 전극(125)의 양 측벽에는 스페이서 절연층들(130)이 형성될 수 있다. 예를 들어, 스페이서 절연층들(130)은 제 1 절연층(132), 제 2 절연층(134) 및 제 3 절연층(136)의 스택 구조를 포함할 수 있다. 예를 들어, 제 1 절연층(132) 및 제 3 절연층(136)은 산화막을 포함하고, 제 2 절연층(134)은 질화막을 포함할 수 있다. 스페이서 절연층들(130)의 구조 및 물질은 해당 기술분야에서 통상의 지식을 가진 자에 의해서 적절하게 변형될 수 있다.
금속 실리사이드층(155)은 소오스 영역(140), 드레인 영역(145) 및 게이트 전극(125)의 상부에 제공될 수 있다. 예를 들어, 금속 실리사이드층(155)은 소오스 영역(140), 드레인 영역(145) 및 게이트 전극(125)을 이루는 물질을 금속과 반응시켜, 자기 정렬 구조로 형성할 수 있다.
반도체 소자(100)에 있어서, 아일랜드 영역(150)은 소오스 영역(140) 및 드레인 영역(145) 사이의 징검다리 역할을 할 수 있다. 따라서, 반도체 소자(100)가 턴-온 될 때, 소오스 영역(140) 및 드레인 영역(145)을 연결하는 채널을 형성하기 위한 채널 영역(미도시)의 유효 길이 및 유효 부피가 감소될 수 있다. 채널 영역은 게이트 전극(125) 아래의 활성 영역(115)의 일부분에 한정될 수 있다. 채널이 형성되기 위해서는 채널 영역의 인버젼이 필요하지만, 아일랜드 영역(150)의 인버젼은 필요 없다.
이러한 점에서, 반도체 소자(100)는 통상적인 디플리션 모드의 모스펫과 구분될 수 있다. 통상적인 디플리션 모드의 모스펫에서 채널 영역은 저항처럼 기능하고, 따라서 통상적으로 턴-온 된다. 하지만, 반도체 소자(100)는 채널 영역을 여전 히 포함하기 때문에 통상적으로 턴-오프 된다.
반도체 소자(100)의 턴-온을 위한 문턱 전압은 아일랜드 영역(150)이 없는 통상의 경우에 비해서 낮아질 수 있다. 또한, 반도체 소자(100)의 포화 전류(또는 동작 전류)는 아일랜드 영역(150)이 없는 통상의 경우보다 증가할 수 있다. 따라서, 반도체 소자(100)는 저파워 및 고성능 제품에 응용될 수 있다.
이러한 효과는 실질적으로 게이트 전극(125)의 폭(WG)(또는 게이트 길이로 부를 수도 있음)을 감소시킨 것과 유사하다. 통상적으로 서브마이크론 이하에서 단채널 효과는 문턱 전압의 감소와 포화 전류의 증가를 초래할 수 있다. 하지만, 반도체 소자(100)에서는 게이트 전극(125)의 실질적인 폭(WG)의 감소 없이, 문턱 전압을 낮추고 동작 전류를 높일 수 있다.
인버젼 영역의 유효 부피를 감소시키기 위해서, 아일랜드 영역(150)은 채널 영역과 근접하도록 배치될 수 있고, 게이트 전극(125)은 아일랜드 영역(150)의 적어도 일부분을 덮도록 배치될 수 있다. 예를 들어, 아일랜드 영역(150)의 폭은(WI)은 게이트 전극(125)의 폭(WG)보다 작고, 아일랜드 영역(150)은 제 1 및 제 2 저농도 영역들(142, 146) 사이에 배치될 수 있다. 이 경우, 게이트 전극(125)은 아일랜드 영역(150)을 전부 덮을 수 있다.
반도체 기판(105)의 표면으로부터 아일랜드 영역(150)의 상면의 이격 거리(DT)는 소오스 영역(140) 및 드레인 영역(145)의 깊이(DSD)보다 작을 수 있다. 소 오스 영역(140) 및 드레인 영역(145)의 깊이(DSD)는 평균 깊이로서, 통상적으로 제 1 및 제 2 고농도 영역들(144, 148)의 깊이를 지칭할 수 있다. 이러한 조건 하에서, 아일랜드 영역(150)과 채널 영역이 근접 배치되는 것을 보장할 수 있다. 아일랜드 영역(150)의 높이(HI)는 활성 영역(115) 내에서 크게 제한되지 않는다.
한편, 아일랜드 영역(150)은 반도체 소자(100)의 누설 전류를 증가시킬 우려가 있다. 하지만, 이러한 누설 전류는 바디 바이어스를 통해서 제어할 수 있다. 예를 들어, 스탠바이 상태에서 오프 전류는 활성 영역(115)에 바디 바이어스를 인가함으로써, 효과적으로 감소시킬 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자(100a)를 보여주는 단면도이다. 이 실시예에 따른 반도체 소자(100a)는 도 1의 반도체 소자(100)에서 아일랜드 영역을 변형시킨 것에 해당할 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략될 수 있다.
도 2를 참조하면, 아일랜드 영역(150a)은 반도체 기판(105)의 표면에 접하도록 배치될 수 있다. 이에 따라, 아일랜드 영역(150a)은 채널 영역을 양분할 수 있다. 따라서, 반도체 소자(100a)는 반도체 소자(100)에 비해서 문턱 전압을 더 낮출 수 있고, 동작 전류를 더 높일 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합 하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 소자에 따르면, 활성 영역 내에 아일랜드 영역을 배치함으로써 반도체 소자의 문턱 전압을 감소시키고, 동작 전류를 증가시킬 수 있다. 이에 따라, 반도체 소자는 저 파워 및 고 성능 제품에 응용될 수 있다.
또한, 본 발명에 따른 반도체 소자는 바디 바이어스 전압을 조절함으로써, 누설 전류를 감소시킬 수 있다.

Claims (17)

  1. 소자분리막에 의해서 한정된 활성 영역을 포함하는 반도체 기판;
    상기 활성 영역 내에 이격되게 한정되고, 제 1 도전형을 갖는 소오스 영역 및 드레인 영역; 및
    상기 소오스 영역 및 상기 드레인 영역 사이의 상기 활성 영역에 한정되고, 상기 제 1 도전형을 갖는 아일랜드 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 아일랜드 영역은 상기 소오스 영역 및 상기 드레인 영역으로부터 이격되게 배치된 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 아일랜드 영역은 상기 반도체 기판의 표면으로부터 이격되게 배치된 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서, 상기 반도체 기판의 표면으로부터 상기 아일랜드 영역의 상면까지의 이격 거리는 상기 소오스 영역 및 상기 드레인 영역의 깊이보다 작은 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 아일랜드 영역은 상기 반도체 기판의 표면에 접해 있는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서, 상기 소오스 영역 및 상기 드레인 영역은 제 1 불순물 농도를 갖는 저농도 영역 및 상기 제 1 불순물 농도보다 큰 제 2 불순물 농도를 갖는 고농도 영역을 각각 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서, 상기 아일랜드 영역은 상기 소오스 영역의 저농도 영역 및 상기 드레인 영역의 저농도 영역의 사이에 배치된 것을 특징으로 하는 반도체 소자.
  8. 제 6 항에 있어서, 상기 아일랜드 영역은 상기 제 1 불순물 농도보다 큰 제 3 불순물 농도를 갖는 것을 특징으로 하는 반도체 소자.
  9. 제 1 항에 있어서, 상기 소오스 영역 및 상기 드레인 영역 사이의 상기 활성 영역을 덮도록 상기 반도체 기판 상에 형성된 게이트 전극을 더 포함하고, 상기 게이트 전극은 상기 아일랜드 영역의 적어도 일부분을 덮는 것을 특징으로 하는 반도체 소자.
  10. 제 9 항에 있어서, 상기 게이트 전극은 상기 아일랜드 영역의 전부를 덮는 것을 특징으로 하는 반도체 소자.
  11. 제 9 항에 있어서, 상기 아일랜드 영역의 폭은 상기 게이트 전극의 폭보다 작은 것을 특징으로 하는 반도체 소자.
  12. 소자분리막에 의해서 한정된 활성 영역을 포함하는 반도체 기판;
    상기 활성 영역 내에 이격되게 한정되고, 제 1 도전형을 갖는 소오스 영역 및 드레인 영역;
    상기 소오스 영역 및 상기 드레인 영역 사이의 상기 활성 영역을 덮도록 상기 반도체 기판 상에 형성된 게이트 전극; 및
    상기 소오스 영역 및 상기 드레인 영역 사이의 상기 활성 영역에 한정되고, 상기 제 1 도전형을 갖는 아일랜드 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제 12 항에 있어서, 상기 아일랜드 영역은 상기 소오스 영역 및 상기 드레인 영역으로부터 이격되게 배치된 것을 특징으로 하는 반도체 소자.
  14. 제 12 항에 있어서, 상기 아일랜드 영역은 상기 반도체 기판의 표면으로부터 이격되게 배치된 것을 특징으로 하는 반도체 소자.
  15. 제 14 항에 있어서, 상기 반도체 기판의 표면으로부터 상기 아일랜드 영역의 상면까지의 이격 거리는 상기 소오스 영역 및 상기 드레인 영역의 깊이보다 작은 것을 특징으로 하는 반도체 소자.
  16. 제 12 항에 있어서, 상기 아일랜드 영역은 상기 반도체 기판의 표면에 접해 있는 것을 특징으로 하는 반도체 소자.
  17. 제 12 항에 있어서, 상기 게이트 전극은 상기 아일랜드 영역의 적어도 일부분을 덮는 것을 특징으로 하는 반도체 소자.
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