KR20040103507A

KR20040103507A - 트랜지스터의 제조방법

Info

Publication number: KR20040103507A
Application number: KR1020030034450A
Authority: KR
Inventors: 정태영; 조창현; 이진우; 김용성
Original assignee: 삼성전자주식회사
Priority date: 2003-05-29
Filing date: 2003-05-29
Publication date: 2004-12-09

Abstract

본 발명은 트랜지스터의 제조방법에 관한 것으로, 본 발명의 사상은 반도체 기판의 소정영역에 활성영역 및 비활성 영역을 한정하는 소자분리막을 형성하는 단계; 상기 활성영역 표면에 제1 도전형의 불순물을 주입하여 문턱전압 조절영역을 형성하는 단계; 상기 활성영역 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 소정영역 상에 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴의 측벽에 스페이서를 형성하는 단계; 상기 게이트 전극 패턴 및 스페이서를 이온주입 마스크로 하여 제2 도전형의 불순물을 이온주입함으로써, 반도체 기판에 소스/드레인영역을 형성하는 단계를 포함하는 것이다.

Description

트랜지스터의 제조방법{Method of manufacturing transistor}

본 발명은 트랜지스터의 제조방법에 관한 것이다.

일반적으로, 반도체소자 특히, 디램 소자의 집적도가 증가함에 따라 디자인 룰이 점점 감소하고 있고 이에 따라 트랜지스터의 게이트 길이 또한 감소하고 있다.

더욱이 통상적으로 사용하는 LDD (lightly doping drain)의 확장 졍션(Extension junction)에서 채널영역으로의 확산이라는 구조적인 문제점에 기인하여 단채널 효과(Short channel effect)가 발생하게 되고, 이 단채널 효과로 인해 게이트길이가 좁아지면서 소스/드레인 영역에서 생성되는 공핍층의 폭이 게이트길이에 비해 무시할 수 없을 정도로 커짐에 따라 유효 채널 길이(effective channellength)가 감소하게 되어, 트랜지스터의 리프레쉬 특성이 저하되는 현상을 보인다. 즉, 숏 채널효과에 의해 트랜지스터의 문턱전압이 감소하게 되는 데, 이는 디램의 다이나믹 리프레쉬(dynamic refresh) 특성 즉, 데이터의 출입이 없는 상태에서 수행되는 리프레쉬 특성을 저하시키고, 또한, 상기 문턱전압을 증가시키기 위해 트랜지스터 채널영역의 불순물 양을 증가시키게 되면, 디램의 스태틱 리프레쉬(static refresh) 특성 즉, 라이트 동작, 리드 동작의 데이터 출입시 수행되는 리프레쉬 특성을 저하시킨다.

따라서, LDD 구조의 소스/드레인 영역은 숏 채널효과를 발생시켜 유효 채널 길이(effective channel length)를 감소시키므로 디램 셀 트랜지스터의 리프레쉬 특성을 저하시키는 문제점이 있다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 트랜지스터의 유효 채널 길이를 증가시켜 리프레쉬 특성을 향상시킬 수 있도록 하는 트랜지스터의 제조방법을 제공함에 있다.

도 1 내지 도 4는 본 발명에 따른 디램 셀 트랜지스터의 제조방법을 도시한 공정 순서도이다.

상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판의 소정영역에 활성영역 및 비활성 영역을 한정하는 소자분리막을 형성하는 단계; 상기 활성영역 표면에 제1 도전형의 불순물을 주입하여 문턱전압 조절영역을 형성하는 단계; 상기활성영역 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 소정영역 상에 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴의 측벽에 스페이서를 형성하는 단계; 상기 게이트 전극 패턴 및 스페이서를 이온주입 마스크로 하여 제2 도전형의 불순물을 이온주입함으로써, 반도체 기판에 소스/드레인영역을 형성하는 단계를 포함하는 것이다. 상기 소스/드레인 영역은 20kev의 에너지, 1.5~ 2.0×10¹³ion/㎠의 도우즈로 주입하여 형성하는 것이 바람직하고, 상기 소스/드레인 영역에 주입된 도우즈량은 상기 문턱전압 조절영역에 주입된 도우즈량의 1.5 내지 2.5배 인 것이 바람직하다. 상기 제1 도전형은 P형 인 것이 바람직하고, 상기 제2 도전형은 N형 인 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시 예를 설명하고자 한다.

도 1 내지 도 4는 본 발명에 따른 디램 셀 트랜지스터의 제조방법을 도시한 공정 순서도이고, 이를 참조하여 설명하면 다음과 같다.

도 1을 참조하면, 반도체 기판(10)의 소정영역에 제1 도전형의 불순물을 주입한 후 소정의 열공정을 실시하여 제1 도전형의 웰 영역(12)을 형성한다. 이때, 제1 도전형의 불순물은 N형의 웰을 형성할 경우, 800kev의 에너지, 1×10¹³ion/㎠의 도우즈로 인(P)이온을 주입하고, P형의 웰을 형성할 경우, 400kev의 에너지, 2×10¹³ion/㎠의 도우즈로 보론(B)이온을 주입하는 데, 본 발명의 실시 예에서는 P형 웰을 형성한다. 이어, 상기 제1 도전형의 웰영역(12)이 형성된 반도체 기판(10)의 소정영역에 활성 영역 및 비활성 영역을 한정하는 소자분리막(16)을 형성한다. 이 소자분리막(16)은 활성 영역을 정의하기 위해 반도체 기판(10)의 활성영역의 소정영역에 포토레지스트를 도포하여 포토레지스트막을 형성한 후 이를 노광 현상하여 쉘로우 트렌치 소자분리막(STI)을 형성할 포토레지스트 패턴(미도시)을 형성하고, 이를 식각하여 활성영역과 대응하는 비활성영역에 STI 소자분리막 패턴(미도시)을 형성한다. 이와 같이 형성한 소자분리막 패턴 전면에 HTO와 같은 산화막을 형성하여 이 산화막이 소자분리막 패턴 내부에 매립되도록 하여 소자분리막(16)을 형성한다. 이 소자분리막(16)은 쉘로우 트렌치 소자분리방법(STI)외에 로코스 소자분리방법(LOCOS)으로도 형성할 수 있고, 상기 제1 도전형의 웰 영역(12)은 소자분리막(16)을 형성한 다음에 형성할 수도 있다. 이어, 소자분리막(12)이 형성된 결과물의 활성영역 표면에 제1 도전형의 불순물을 이온 주입하여 문턱전압 조절영역(14)을 형성한다. 상기 문턱전압 조절영역(14)은 소자분리막(16)이 형성된 결과물의 활성영역 표면에 P형 불순물인 보론 이온을 30kev 의 에너지, 2×10¹²ion/㎠의 도우즈로 주입하여 얕은 문턱전압 조절영역(미도시)을 형성한 후, 불화붕소(BF₂)이온을 60kev의 에너지, 10×10¹²ion/㎠ 의 도우즈로 주입하여 깊은 문턱전압 조절영역(미도시)을 형성함으로써, 문턱전압 조절영역(14)을 형성한다. 이와 같이 문턱전압 조절영역(14)을 깊게 형성하면, 소스/드레인 영역을 형성하기 위한 이온주입 공정시 반도체 기판에 가해지는 이온주입손상을 감소시킬 수 있다.

도 2를 참조하면, 상기 문턱전압 조절영역이 형성된 활성영역 상에 게이트산화막(18)을 형성한다. 상기 게이트 산화막(18)은 40 내지 60Å정도의 열산화막으로 형성하는 것이 바람직하다. 상기 게이트 산화막(18)을 형성하기 이전에, 상기의 단계들을 수행하는 도중 발생하는 자연산화막을 제거하는 공정을 진행한다. 다음에, 게이트 산화막(18)이 형성된 결과물 상부 전면에 도전막, 예컨대 약 1000Å정도의 도우핑된 폴리실리콘막(20), 약 1000Å정도의 텅스텐 폴리사이드막(22)을 순차적으로 저압기상증착(LPCVD)등을 통해 형성하고, 그 상부에 마스크로 사용될 약 2000Å정도의 실리콘 질화막(24)을 형성한다. 상기 실리콘 질화막을 마스크로 하여 하부의 막질들을 패터닝하면, 게이트전극 패턴(G.P)을 형성한다. 상기 게이트전극 패턴 형성을 위한 식각공정으로 인해, 게이트전극을 형성할 폴리실리콘의 측벽 표면이 손상되는 데, 이를 제거하기 위해서는 50Å정도의 열산화막을 성장시키는 산화공정을 수행해야 한다.

도 3을 참조하면, 상기 결과물 상부 전면에 단차도포성이 우수한 예컨대, CVD 산화막 또는 CVD 질화막을 300~ 500Å정도의 두께로 형성하고, 이 막에 습식 식각을 수행하여 게이트전극 패턴(G.P) 측벽에 스페이서(26)를 형성하고, 이로써 게이트전극(G)이 형성된다.

도 4를 참조하면, 상기 결과물이 형성된 반도체 기판 표면에 상기 스페이서(26)를 포함한 게이트전극(G)을 마스크로 하여 제2 불순물 이온 주입공정을 수행하여, 반도체 기판 표면의 문턱전압 조절영역(14)에 소스/드레인 영역(28)을 형성한다. 이 소스/드레인 영역(28)은 N형 불순물인 인(P)이온을 20kev의 에너지, 1.5~ 2.0×10¹³ion/㎠의 도우즈로 주입하여 형성한다. 상기 소스/드레인 영역 형성시 주입되는 인(P)이온은 종래 기술에 따른 LDD구조의 소스/드레인 영역의 깊은 영역 주입시 형성되는 주입량 20kev의 에너지, 1×10¹³ion/㎠의 도우즈보다 15배~ 20배 정도의 많은 양의 이온이 주입되어 확산된다. 종래 기술의 LDD구조의 소스/드레인 영역은 게이트전극 패턴을 마스크로 하여 이온 주입하는 얕은 소스/드레인 영역과 게이트전극 패턴 및 스페이서를 마스크로 하여 이온 주입하는 깊은 소스/드레인 영역을 구비하게 되는 데, 본 발명에서는 상기 얕은 소스/드레인 영역 형성을 생략하여, LDD 구조의 소스/드레인 영역을 채용하지 않음으로써, 이 LDD 구조의 소스/드레인 영역으로 인해 발생된 유효채널길이를 증가시키게 된다. 즉, 종래 기술에 따른 LDD 구조의 소스/드레인 영역은 졍션(junction) 영역의 경계가 게이트전극의 하부영역에 형성되었기 때문에 유효채널길이가 감소하였지만, 본 발명에서 15~ 20배정도 더 많은 양이 주입되어 확산되기 때문에 졍션 영역의 경계가 게이트전극의 측벽 부위에 형성됨으로써, 본 발명의 유효채널 길이는 약 16nm 정도 더 증가된다. 또한, 정션 영역의 경계를 상기와 같이 형성하기 위해서는 상기 문턱전압 조절영역에 주입된 이온 도우즈량 12×10¹²의 1.5배 내지 2.5배의 도우즈량(20×10¹³)이 소스/드레인 영역에 주입되어야 한다. 이어, 상기 결과물에 층간절연막, 콘택, 커패시터 등을 형성하여 트랜지스터의 형성을 완료한다.

따라서, 게이트전극 패턴 및 스페이서를 마스크로 하여 이온주입한 소스/드레인영역을 형성함으로써, 트랜지스터의 유효 채널 길이를 증가시키게 되고, 소자의 리프레쉬 특성을 향상시킬 수 있다.

이상에서 살펴본 바와 같이 본 발명은 게이트전극 패턴 및 이 패턴 측벽에 형성된 스페이서를 마스크로 하여 이온 주입한 소스/드레인 영역을 형성함으로써, 트랜지스터의 유효 채널 길이를 증가시키게 되고, 소자의 리프레쉬 특성을 향상시킬 수 있는 효과가 있다.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims

반도체 기판의 소정영역에 활성영역 및 비활성 영역을 한정하는 소자분리막을 형성하는 단계;

상기 활성영역 표면에 제1 도전형의 불순물을 주입하여 문턱전압 조절영역을 형성하는 단계;

상기 활성영역 상에 게이트 절연막을 형성하는 단계;

상기 게이트 절연막의 소정영역 상에 게이트 전극 패턴을 형성하는 단계;

상기 게이트 전극 패턴의 측벽에 스페이서를 형성하는 단계; 및

상기 게이트 전극 패턴 및 스페이서를 이온주입 마스크로 하여 제2 도전형의 불순물을 이온주입함으로써, 반도체 기판에 소스/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
제1 항에 있어서, 상기 소스/드레인 영역은

20kev의 에너지, 1.5~ 2.0×10¹³ion/㎠의 도우즈로 주입하여 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
제1 항에 있어서, 상기 소스/드레인 영역에 주입된 도우즈량은

상기 문턱전압 조절영역에 주입된 도우즈량의 1.5 내지 2.5배 인 것을 특징으로 하는 트랜지스터의 제조방법.
제1 항에 있어서, 상기 제1 도전형은

P형 인 것을 특징으로 하는 트랜지스터의 제조방법.
제1 항에 있어서, 상기 제2 도전형은

N형 인 것을 특징으로 하는 트랜지스터의 제조방법.