KR100498500B1 - 유효 채널 길이가 증대된 반도체 소자 및 그 제조방법 - Google Patents

유효 채널 길이가 증대된 반도체 소자 및 그 제조방법 Download PDF

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Abstract

모스 트랜지스터의 유효 채널 길이를 증대시킬 수 있는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는, 반도체 기판 상에 게이트 절연막이 형성되어 있으며, 게이트 절연막의 소정 부분상에 게이트 전극 구조물이 형성되어 있다. 상기 게이트 전극 구조물의 도전층 측벽 및 게이트 절연막 표면에는 GPOX막이 형성되어 있으며, GPOX막 및 게이트 전극 구조물이 형성되어 있는 반도체 기판 결과물 표면에 숏채널 방지용 절연막이 형성되어 있다. 또한, 상기 게이트 전극 측벽의 숏채널 방지용 절연막 표면에는 스페이서가 형성되어 있으며, 게이트 전극 구조물 측부에는 소오스, 드레인 영역이 형성되어 있다. 이때, 상기 소오스, 드레인 영역 각각은 상기 게이트 전극 구조물로부터 상기 숏채널 방지용 절연막 및 GPOX막의 두께를 합산한 두께만큼 이격되어 있고, 상기 숏채널 방지용 절연막은 약 50 내지 100Å 두께를 갖음이 바람직하다. 이에따라, 모스 트랜지스터의 채널 길이를 숏채널 방지용 절연막 및 GPOX막의 두께를 합산한 두께의 2배만큼 증대시킬 수 있다.

Description

유효 채널 길이가 증대된 반도체 소자 및 그 제조방법{Semiconductor device increased effective channel length and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 모스 트랜지스터의 유효 채널 길이를 증대시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증대됨에 따라, 반도체 소자의 사이즈가 지속적으로 축소되어 왔으며, 현재에는 반도체 소자의 디자인 룰이 0.1㎛대에 육박하고 있다.
이와같이 디자인 룰이 감소됨에 따라, 모스 트랜지스터의 게이트 전극의 선폭 및 채널 길이가 감소되어지고, 이로 인해 트랜지스터내에 숏채널 효과(short channel effect)가 발생된다.
숏채널 효과는 채널 길이가 짧은 경우, 채널 길이 조절(channel length modulation), 포화 속도(velocity saturation) 및 DIBL(drain induced boundary lowering)등에 의하여 임계 전압이 낮아지고 드레인 전류가 증가되는 현상이다.
상기한 숏채널 효과에 의하여 문턱 전압이 낮아지면, 디램(DRAM) 소자의 경우 동적 리프레쉬(dynamic refresh) 특성이 저하되고, 이러한 문제점을 해결하기 위하여 문턱 전압 조절 이온의 농도를 증대시키게 되면, 정적 리프레쉬(static refresh) 특성이 저하된다. 이에 대하여 하마모토(Hamamoto)씨에 의하여 제안된 논문 "On the Retention Time Distribution of Dynamic Random Access Memory(1998, IEEE, Vol45, pp1300-1309)에 자세히 기술되어 있다.
이러한 숏채널로 인한 문제점을 해결하기 위하여, 종래에는 게이트 전극의 선폭은 디자인 룰을 따르면서 유효 채널 길이는 상대적으로 증대시킬 수 있는 기술이 제안되고 있다. 유효 채널 길이를 증대시키기 위한 일예로서, 게이트 전극의 하부면에 홈을 형성하는 기술이 대한민국 2000-0015244호에 개시되어 있다.
이에 대하여 보다 구체적으로 설명하면, 도 1a에 도시된 바와 같이, 소자 분리막(도시되지 않음)이 형성된 반도체 기판(10) 상부에 모스 트랜지스터의 채널 예정 영역을 노출시키는 질화막 패턴(12)을 형성한다, 이때, 모스 트랜지스터의 채널 예정 영역은 곧 게이트 전극 예정 영역으로 예를 들어 0.1㎛의 선폭을 가질 수 있으며, 질화막 패턴(12)은 약 0.1㎛ 간격으로 이격된다. 그후, 질화막 패턴(12) 양측벽에 절연막 스페이서(14)를 형성한다. 노출된 반도체 기판(10)을 국부 열산화하여, 열산화막(16)을 형성한다.
다음, 도 1b에 도시된 바와 같이, 열산화막(16) 및 절연막 스페이서(14)를 습식 식각 방식으로 제거하여, 반도체 기판(10)내에 요홈(18)을 형성한다. 이어서, 반도체 기판(10) 결과물 상부에 게이트 절연막(22)을 소정 두께로 증착한다음, 게이트 절연막(22) 상부에 요홈(18) 부위가 충분히 매립되도록 폴리실리콘막을 증착한다. 폴리실리콘막(24)을 화학적 기계적 연마방식(chemical mechanical polishing: 이하 CMP)으로 질화막 패턴(12)이 노출되도록 제거하여, 게이트 전극(24)을 형성한다
도 1c를 참조하여, 게이트 전극(24) 양측의 질화막 패턴(12)을 제거한다음, 노출된 반도체 기판(10) 영역에 저농도 불순물을 주입하여, 저농도 불순물 영역(혹은 LDD 영역:26)을 형성한다. 그후, 게이트 전극(24) 양측벽에 측벽 스페이서(28)를 공지의 방법으로 형성한다음, 측벽 스페이서(28) 양측에 고농도 불순물을 주입하여, 고농도 불순물 영역(30)을 형성한다. 이와같이, 게이트 전극(24)의 하부 면이 요홈(18)에 의하여 볼록한 형태로 형성되므로, 채널 길이가 보상된다.
그러나, 종래의 모스 트랜지스터의 게이트 전극은, 질화막 패턴(12)을 형성하는 공정, 스페이서(14)를 형성하는 공정, 열산화막(16)을 형성 및 제거하는 공정 및 게이트 전극(24)을 매립하는 공정등 다수의 공정이 요구되므로, 제조 공정이 매우 복잡하다.
더욱이, 상기 국부 열산화에 의하여 형성된 열산화막(16)은 인접 배치되어 있는 질화막 패턴(12)으로부터 심한 스트레스를 받을 수 있으며, 열산화막(16)의 양측 가장자리에, 버즈 빅(bird's beak)이 발생될 수 있어, 원하는 형태의 요홈을 제작하기 매우 어렵다.
따라서, 본 발명의 목적은 모스 트랜지스터의 유효 채널 길이를 증대시킬 수 있는 반도체 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 공정을 단순화시킬 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 소자는, 반도체 기판상에 게이트 절연막이 형성되어 있고, 상기 게이트 절연막 상의 소정 부분에는 게이트 전극 구조물이 형성되어 있다. 또한, 게이트 전극 구조물을 포함하는 반도체 기판 결과물 표면에는 숏채널 방지용 절연막이 형성되어 있으며, 상기 게이트 전극 구조물 측부의 반도체 기판에는 소오스, 드레인 영역이 형성되어 있다. 이때, 소오스, 드레인 영역 각각은 상기 게이트 전극 구조물로부터 상기 숏채널 방지용 절연막의 두께만큼 이격되어 있으며, 상기 숏채널 방지용 절연막은 50 내지 100Å 두께를 갖는 것이 바람직하다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자는, 반도체 기판 상에 게이트 절연막이 형성되어 있으며, 게이트 절연막의 소정 부분상에 게이트 전극 구조물이 형성되어 있다. 상기 게이트 전극 구조물의 도전층 측벽에는 GPOX(reoxidation)막이 형성되어 있으며, GPOX막 및 게이트 전극 구조물이 형성되어 있는 반도체 기판 결과물 표면에 숏채널 방지용 절연막이 형성되어 있다. 또한, 상기 게이트 전극 측벽의 숏채널 방지용 절연막 표면에는 스페이서가 형성되어 있으며, 게이트 전극 구조물 측부에는 소오스, 드레인 영역이 형성되어 있다. 이때, 상기 소오스, 드레인 영역 각각은 상기 게이트 전극 구조물로부터 상기 숏채널 방지용 절연막 및 GPOX막의 두께를 합산한 두께만큼 이격되어 있고, 상기 숏채널 방지용 절연막은 약 50 내지 100Å 두께를 갖음이 바람직하다.
상기 반도체 기판은 소자 분리막이 형성되어 액티브 영역이 형성되어 있으며, 상기 액티브 영역내에는 웰 영역 및 문턱 전압 조절 이온 영역이 형성되어 있을 수 있다.
상기 게이트 전극 구조물은, 상기 게이트 절연막 상부에 형성되는 도핑된 폴리실리콘막과, 상기 도핑된 폴리실리콘막 상부에 형성되는 전이 금속 실리사이드막과, 상기 전이 금속 실리사이드막 상부에 형성되는 하드 마스크막으로 구성될 수 있다.
상기 숏채널 방지용 절연막은 실리콘 산화막으로 형성됨이 바람직하고, 상기 스페이서 및 하드 마스크막은 실리콘 질화막으로 형성될 수 있다. 이에따라, 게이트 전극 구조물을 구성하는 도전층은 산화막-질화막의 적층물로 된 절연물로 둘러싸여 진다.
또한, 상기 GPOX막은 40Å 내지 60Å 두께를 가질 수 있으며, 상기 소오스, 드레인 영역은 저농도 불순물 영역 및 고농도 불순물 영역을 포함하는 LDD 구조로 형성될 수 있다.
또한, 본 발명의 다른 견지에 따른 반도체 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 게이트 절연막을 형성하고, 상기 게이트 절연막상의 소정 부분에 게이트 전극 구조물을 형성한다. 그후에, 상기 게이트 전극 구조물이 형성된 반도체 기판 표면에 50 내지 100Å의 두께로 고르게 숏채널 방지용 절연막을 형성한다음, 상기 게이트 전극 구조물 측부의 반도체 기판에 형성되는 소오스, 드레인 영역을 형성한다.
또한 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 게이트 절연막을 형성하고, 상기 게이트 절연막상의 소정 부분에 게이트 전극 구조물을 형성한다. 그후에, 상기 게이트 전극 구조물을 포함하는 반도체 기판 표면을 열산화하여, GPOX막을 형성하고, 상기 게이트 전극 구조물이 형성된 반도체 기판 표면에 50 내지 100Å의 두께로 고르게 숏채널 방지용 절연막을 형성한다. 다음, 상기 게이트 전극 측벽의 숏채널 방지용 절연막 측부의 반도체 기판에 저농도 불순물을 주입하고, 상기 게이트 전극 측벽의 숏채널 방지용 절연막 표면에 스페이서를 형성한다. 그리고 나서, 상기 스페이서 측부의 반도체 기판에 고농도 불순물을 주입한다음, 상기 저농도 불순물 및 고농도 불순물을 활성화시켜, 소오스, 드레인 영역을 형성한다.
이때, 상기 반도체 기판상에 게이트 절연막을 형성하기 전에, 상기 반도체 기판의 소정 부분에 소자 분리막을 형성하는 단계와, 상기 반도체 기판 내부 깊숙히 웰 형성 이온을 주입하는 단계와, 상기 반도체 기판 표면 부위에 문턱 전압 조절 이온을 주입하는 단계를 더 포함할 수 있다.
상기 게이트 전극 구조물을 형성하는 단계는, 상기 게이트 절연막 상부에 도핑된 폴리실리콘막을 증착하는 단계와, 상기 도핑된 폴리실리콘막 상부에 전이 금속 실리사이드막을 증착하는 단계와, 상기 전이 금속 실리사이드막 상부에 하드 마스크막을 형성하는 단계, 및 상기 하드 마스크막, 전이 금속 실리사이드막 및 도핑된 폴리실리콘막을 소정 부분 패터닝하는 단계를 포함할 수 있다.
상기 GPOX막은 800℃ 내지 900℃의 온도에서 열산화에 의하여 형성될 수 있다. 또한, 숏채널 방지용 절연막은 720℃ 내지 820℃의 온도 범위에서 CVD(chemical vapor deposition) 방식으로 형성할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 소자를 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 반도체 기판(100)의 소정 부분에 액티브 영역을 한정하도록 소자 분리막(105)을 공지의 STI(shallow trench isolation) 방식으로 형성한다. 소자 분리막(105)이 형성된 반도체 기판(100) 표면에 희생 산화막(도시되지 않음)을 형성한다음, 반도체 기판(100)의 내부에 웰 형성용 이온(110a)을 주입한다. 이때, P웰을 형성할 경우, 보론(B) 이온을 350KeV 내지 450KeV의 에너지 및 1×1013/㎠ 내지 3×1013/㎠의 농도로 주입할수 있고, N웰을 형성할 경우, 인(P) 이온을 750KeV 내지 850KeV의 에너지 및 1013/㎠ 정도의 농도로 주입할 수 있다. 그리고 나서, 반도체 기판(100) 표면에 문턱 전압 조절 이온(110b)을 주입한다. 일반적으로, 문턱 전압 조절 이온(110b)은 셀 트랜지스터(N모스 트랜지스터)의 경우, 붕소(B) 또는 불화붕소(BF2)가 주입될 수 있고, 붕소 이온을 주입하는 경우, 25KeV 내지 35KeV의 에너지 및 3×1012/㎠ 내지 5×1012/㎠의 농도로 주입하고, 불화붕소 이온을 주입하는 경우, 30KeV 내지 60KeV의 에너지 및 약 103/㎠ 농도로 주입할 수 있다. 다음, 반도체 기판(100) 표면에 형성되어 있는 희생 산화막을 공지의 방식으로 제거한다. 그후, 반도체 기판(100) 표면을 열산화하여, 40 내지 60Å 두께의 게이트 절연막(115)을 형성한다.
도 2b를 참조하여, 게이트 절연막(115) 상부에 게이트 전극용 도전층을 도핑된 폴리실리콘막(120) 및 전이 금속 실리사이드막(125)을 증착하고, 전이 금속 실리사이드막(125) 상부에 하드 마스크막(130)을 증착한다. 이때, 도핑된 폴리실리콘막(120) 및 전이 금속 실리사이드막(125)은 예를 들어 800 내지 1200Å 두께로 형성될 수 있고, 전이 금속 실리사이드막(125)으로는 텅스텐 실리사이드막이 이용될 수 있다. 또한, 하드 마스크막(130)으로는 예를 들어 실리콘 질화막이 이용될 수 있고, 약 1800 내지 2200Å 정도의 두께로 형성될 수 있다. 그후, 하드 마스크막(130), 전이 금속 실리사이드막(125) 및 도핑된 폴리실리콘막(120)의 소정 부분을 플라즈마를 이용한 비등방성 식각에 의하여 형성한다. 그후, 상기 플라즈마를 이용한 비등방성 식각으로 기판(100) 표면 및 게이트 전극(135) 측벽 부위의 손상을 제거하기 위하여, 약 800℃ 내지 900℃의 온도에서 열산화를 진행하여, 게이트 전극 구조물(135)의 측벽 일부 및 반도체 기판(100) 표면에 GPOX(gate poly oxide)막(140)을 형성한다. 이때, GPOX막(140)은 재산화막(reoxidation layer)으로도 불리어질 수 있으며, 이러한 GPOX막(140)은 반도체 기판 결과물 중 산화가 일어나는 면, 예를 들어, 게이트 절연막(115) 표면 및, 도핑된 폴리실리콘막(120)의 측벽 및 전이 금속 실리사이드막(125)의 측벽에 약 40 내지 60Å의 두께로 형성될 수 있다. 그후, 게이트 전극 구조물(135)의 저항을 감소시키기 위하여 RTA(rapid thermal annealing)을 진행할 수 있다. 여기서, GPOX막(140)을 형성하기 위한 공정 및/또는 RTA 공정에 의하여, 웰 형성용 이온(110a) 및 문턱 전압 조절 이온(110b)이 활성화되며, 이에 따라, 도면상에서 웰 형성용 이온(110a) 및 문턱 전압 조절 이온(110b)의 경계를 삭제하였다.
그후, 도 2c에 도시된 바와 같이, 반도체 기판(100) 표면 및 게이트 전극 구조물(135)을 감싸도록, 결과물 상부에 숏채널 방지용 절연막(145)을 증착한다. 숏채널 방지용 절연막(145)은 명칭에서 의미하는 바와 같이, 모스 트랜지스터의 숏채널 현상을 방지하기 위하여 제공되는 막으로, 예를 들어 실리콘 산화막이 이용될 수 있다. 이러한 숏채널 방지용 절연막(145)은 반도체 기판(100) 표면 및 게이트 전극 구조물(135) 측벽에 걸쳐 고른(conformal) 두께로 형성되어야 한다. 아울러, 숏채널 현상 방지용 절연막(145)은 720℃ 내지 820℃의 온도에서 CVD(chemical vapor deposition) 방식에 의하여 소정 두께로 형성될 수 있다. 숏채널 현상 방지용 절연막(145)은 기판 표면에서 이후 이온 주입 공정시 이온 주입 깊이에 영향을 미치지 않을 정도의 두께일 수 있으며, 약 50 내지 100Å 두께를 가짐이 바람직하다.
다음, 게이트 전극 구조물(135) 양측, 바람직하게는 게이트 전극 구조물(135) 측벽에 형성된 숏채널 방지용 절연막(145) 외측의 반도체 기판(100)에 상기 웰 형성용 이온(110a)과 반대 타입의 저농도 불순물(150)을 이온 주입한다. 예를 들어, 셀 트랜지스터(NMOS 트랜지스터)의 경우, 저농도 불순물(150)로 N형의 불순물인 인 이온을 15KeV 내지 25KeV의 에너지 및 약 1013/㎠의 농도로 이온 주입한다.본 실시예에서, 저농도 불순물(150)은 게이트 전극 구조물(130)의 측벽으로부터 소정 거리(x), 즉, 숏채널 방지용 절연막(145) 및 GPOX막(140)의 두께를 합한 두께만큼 이격된 위치에 이온 주입된다. 즉, 게이트 전극 구조물(135) 측벽의 숏채널 방지용 절연막(145)은 게이트 전극 구조물(135)의 높이 정도의 두께를 가지므로, 저농도 불순물(150)이 관통하지 못하고, 게이트 전극 구조물(135) 측벽의 숏채널 방지용 절연막(145) 외측에 저농도 불순물이 주입되는 것이다.
아울러, 숏채널 방지용 절연막(145) 및 GPOX막(140)은 100Å 이하의 박막임으로, 저농도 불순물(150)의 이온 주입시 이온 주입 깊이에 영향을 미치지 않는다.
도 2d에서와 같이, 절연막(145) 상부에 스페이서용 절연막을 증착한다. 이때, 스페이서용 절연막으로는 실리콘 질화막이 이용될 수 있으며 약 300 내지 500Å 두께로 증착할 수 있다. 그후, 스페이서용 절연막을 비등방성 식각하여 측벽 스페이서(155)를 형성하고, 측벽 스페이서(155) 양측의 반도체 기판(100)에 고농도 불순물, 예를 들어 인 이온을 15KeV 내지 25KeV의 에너지 및 약 1015/㎠의 농도로 주입한다. 그후, 기판(10)에 이온 주입된 불순물을 활성화시키기 위하여, 소정 온도에서 반도체 기판(10) 결과물을 열처리하여, 소오스/드레인 영역(165a,165b)을 형성한다. 소오스/드레인 영역(165a,165b) 각각은 저농도 불순물 영역(150a)과 고농도 불순물 영역(160a)으로 구성된다. 상술한 바와 같이, 저농도 불순물 영역(150a)은 절연막(145)에 의하여 게이트 전극 구조물(135)의 측벽으로부터 소정 거리만큼, 예를 들어 숏채널 방지용 절연막(145) 및 GPOX막(140)을 합산한 두께만큼 이격되어, 모스 트랜지스터의 채널 길이는 숏채널 방지용 절연막(145) 및 GPOX막(140)을 합한 두께의 2배정도 늘어나게 된다. 이에따라, 게이트 전극 구조물(135)의 선폭은 디자인 룰을 유지하면서, 소오스 영역(165a)과 드레인 영역(165b) 사이의 거리 즉, 유효 채널 길이가 증대된다. 따라서, 유효 채널 길이 단축으로 인한 숏채널 현상을 방지할 수 있어, 리프레쉬 특성을 개선할 수 있다.
또한, 상기 소오스, 드레인 영역(165a,165b)은 게이트 전극 구조물(135)로부터 숏채널 방지용 절연막(145) 및 GPOX막(140)의 두께를 합산한 두께만큼 이격되어 있지만, 숏채널 방지용 절연막(145) 및 GPOX막(140)이 모두 박막이므로, 게이트 전극 구조물의 전압 인가에 의하여 스위칭된다.
또한, 숏채널 방지용 절연막(145)을 반도체 기판(100) 구조물 상부에 형성함에 따라, 측벽 스페이서(155) 형성을 위한 이방성 식각시, 반도체 기판(100) 표면을 식각 가스(예를 들어, 플라즈마)로부터 보호할 수 있어, 반도체 기판(100) 표면의 손상 및 결함을 방지할 수 있다.
또한, 게이트 전극 구조물(135)의 실질적인 도전 부재인 도핑된 폴리실리콘막(120) 및 전이 금속 실리사이드막(125)의 상부에는 질화막으로 된 하드 마스크막(130)과 산화막으로 된 숏채널 방지용 절연막(145)이 적층되어 있고, 측부에는 산화막으로 된 숏채널 방지용 절연막(145) 및 질화막으로 된 측벽 스페이서(155)이 적층되어 있다. 즉, 도핑된 폴리실리콘막(120) 및 전이 금속 실리사이드막(125)의 상부 및 측부의 절연 부재들이 유전율이 상대적으로 낮은 산화막-질화막(oxide-nitride) 구조를 취한다. 이에 따라, 게이트 전극 구조물(135)의 측부 및 상부에, 자기 정렬 콘택 패드(도시되지 않음) 및 비트 라인(도시되지 않음)이 형성되더라도, 상기 낮은 유전율을 갖는 절연 부재들이 개재되어 있으므로, 기생 커플 캐패시턴스를 낮출 수 있다. 이와같은 기생 커플 캐패시턴스의 감소로, 전하 분배(charge sharing)후 비트 라인 전압 변화 폭이 증대되어, 리프레쉬 특성이 개선된다.
이상, 상기에서 자세히 설명한 바와 같이, 본 발명에 의하면, 게이트 전극 구조물을 포함하는 반도체 기판 표면에 숏채널 방지용 절연막을 50 내지 100Å의 두께로 고르게 증착한다음, 게이트 전극 구조물 양측에 저농도 불순물 이온을 주입하고, 게이트 전극 구조물 측벽에 스페이서를 형성한 후, 고농도 불순물 이온을 주입하여, 소오스, 드레인 영역을 형성한다. 이렇게 형성된 소오스, 드레인 영역은 게이트 전극 측벽으로부터 숏채널 방지용 절연막의 두께 이상 이격됨으로써, 숏채널 방지용 절연막의 두께 이상만큼 채널 길이를 확보할 수 있다.
또한, 단지 숏채널 방지용 절연막의 증착만으로 유효 채널 길이를 확보할 수 있으므로, 공정을 단순화할 수 있으며, 기판에 인가되는 스트레스를 최소화할 수 있다.
또한, 측벽 스페이서 형성시, 반도체 기판 표면에 숏채널 방지용 절연막이 형성되어 있으므로, 측벽 스페이서를 형성하기 위한 식각 가스로부터 반도체 기판 표면을 보호할 수 있다.
또한, 게이트 전극 구조물, 특히 도핑된 폴리실리콘막 및 전이 금속 실리사이드막 상부 및 측벽 각각의 절연물들이 유전율이 상대적으로 낮은 산화막-질화막의 형태를 갖게 되어, 기생 커플 캐패시턴스를 감소시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 소자를 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 115 : 게이트 절연막
135 : 게이트 전극 구조물 140 : GPOX막
145 : 숏채널 방지용 절연막 155 : 스페이서
165a,165b : 소오스, 드레인 영역

Claims (25)

  1. 반도체 기판;
    상기 반도체 기판 상부에 형성되는 게이트 절연막;
    상기 게이트 절연막 상의 소정 부분에 형성되는 게이트 전극 구조물;
    상기 게이트 전극 구조물 측벽의 소정 부분에 형성되는 GPOX(gate poly oxide)막;
    상기 게이트 전극 구조물을 포함하는 반도체 기판 결과물 표면에 형성되어 있는 숏채널 방지용 절연막;
    상기 게이트 전극 구조물 측부의 반도체 기판에 형성되는 소오스, 드레인 영역을 포함하며,
    상기 소오스, 드레인 영역 각각은 상기 게이트 전극 구조물로부터 상기 숏채널 방지용 절연막의 두께 및 상기 GPOX막의 두께를 합산한 두께 만큼 이격되어 있으며, 상기 숏채널 방지용 절연막은 50 내지 100Å 두께를 갖는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 게이트 전극 구조물은,
    상기 게이트 절연막 상부에 형성되는 도핑된 폴리실리콘막;
    상기 도핑된 폴리실리콘막 상부에 형성되는 전이 금속 실리사이드막; 및
    상기 전이 금속 실리사이드막 상부에 형성되는 하드 마스크막으로 구성되는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서, 상기 GPOX막은 상기 게이트 전극 구조물의 도핑된 폴리실리콘막 및 전이 금속 실리사이드막과 숏채널 방지용 절연막 사이, 및 상기 게이트 산화막과 숏채널 방지용 절연막 사이 각각에 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 숏채널 방지용 절연막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 게이트 전극 구조물 측벽에 위치하는 숏채널 방지용 절연막의 표면에 스페이서가 더 형성되어 있는 것을 특징으로 하는 반도체 소자.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 스페이서 및 하드 마스크막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서, 상기 소오스, 드레인 영역은 저농도 불순물 영역 및 고농도 불순물 영역을 포함하는 LDD 구조로 형성되는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판;
    상기 반도체 기판 상부에 형성되는 게이트 절연막;
    상기 게이트 절연막 상의 소정 부분에 형성되며, 적어도 하나의 도전층을 포함하는 게이트 전극 구조물;
    상기 게이트 전극 구조물의 도전층 측벽 및 게이트 절연막 표면에 형성되는 GPOX막;
    상기 게이트 전극 구조물을 포함하는 반도체 기판 결과물 표면에 형성되어 있는 숏채널 방지용 절연막;
    상기 게이트 전극 측벽의 숏채널 방지용 절연막에 형성되는 스페이서;
    상기 게이트 전극 구조물 측부의 반도체 기판에 형성되는 소오스, 드레인 영역을 포함하며,
    상기 소오스, 드레인 영역 각각은 상기 게이트 전극 구조물로부터 상기 숏채널 방지용 절연막 및 GPOX막의 두께를 합산한 두께만큼 이격되어 있고,
    상기 숏채널 방지용 절연막은 약 50 내지 100Å 두께를 갖는 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서, 상기 반도체 기판은 소자 분리막이 형성되어 액티브 영역이 형성되어 있으며, 상기 액티브 영역내에는 웰 영역 및 문턱 전압 조절 이온 영역이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  10. 제 8 항에 있어서, 상기 게이트 전극 구조물은,
    상기 게이트 절연막 상부에 형성되는 도핑된 폴리실리콘막;
    상기 도핑된 폴리실리콘막 상부에 형성되는 전이 금속 실리사이드막; 및
    상기 전이 금속 실리사이드막 상부에 형성되는 하드 마스크막으로 구성되는 것을 특징으로 하는 반도체 소자.
  11. 제 8 항에 있어서, 상기 숏채널 방지용 절연막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자.
  12. 제 11 항에 있어서, 상기 스페이서 및 하드 마스크막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자.
  13. 제 8 항에 있어서, 상기 소오스, 드레인 영역은 저농도 불순물 영역 및 고농도 불순물 영역을 포함하는 LDD 구조로 형성되는 것을 특징으로 하는 반도체 소자.
  14. 반도체 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상의 소정 부분에 게이트 전극 구조물을 형성하는 단계;
    상기 게이트 전극 구조물을 포함하는 반도체 기판 결과물을 열산화하여 GPOX막을 형성하는 단계;
    상기 게이트 전극 구조물이 형성된 반도체 기판 표면에 50 내지 100Å의 두께로 고르게 숏채널 방지용 절연막을 형성하는 단계; 및
    상기 게이트 전극 구조물 측부의 반도체 기판에 형성되는 소오스, 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 반도체 기판상에 게이트 절연막을 형성하기 전에,
    상기 반도체 기판의 소정 부분에 소자 분리막을 형성하는 단계;
    상기 반도체 기판 내부 깊숙히 웰 형성 이온을 주입하는 단계; 및
    상기 반도체 기판 표면 부위에 문턱 전압 조절 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 14 항에 있어서, 상기 게이트 전극 구조물을 형성하는 단계는,
    상기 게이트 절연막 상부에 도핑된 폴리실리콘막을 증착하는 단계;
    상기 도핑된 폴리실리콘막 상부에 전이 금속 실리사이드막을 증착하는 단계;
    상기 전이 금속 실리사이드막 상부에 하드 마스크막을 형성하는 단계; 및
    상기 하드 마스크막, 전이 금속 실리사이드막 및 도핑된 폴리실리콘막을 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 삭제
  18. 제 14 항에 있어서, 상기 GPOX막은 800℃ 내지 900℃의 온도에서 열산화하는 것을 특징으로 반도체 소자의 제조방법.
  19. 제 14 항에 있어서, 상기 숏채널 방지용 절연막은 720℃ 내지 820℃의 온도 범위에서 CVD(chemical vapor deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 14 항에 있어서, 상기 소오스, 드레인 영역을 형성하는 단계는,
    상기 게이트 전극 구조물 측부의 반도체 기판에 저농도 불순물을 이온 주입하는 단계;
    상기 게이트 전극 측벽의 숏채널 방지용 절연막 표면에 스페이서를 형성하는 단계;
    상기 스페이서 양측의 반도체 기판에 고농도 불순물을 이온 주입하는 단계; 및
    상기 저농도 불순물 및 고농도 불순물을 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 반도체 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상의 소정 부분에 게이트 전극 구조물을 형성하는 단계;
    상기 게이트 전극 구조물을 포함하는 반도체 기판 표면을 열산화하여, GPOX막을 형성하는 단계;
    상기 게이트 전극 구조물이 형성된 반도체 기판 표면에 50 내지 100Å의 두께로 고르게 숏채널 방지용 절연막을 형성하는 단계;
    상기 게이트 전극 측벽의 숏채널 방지용 절연막 측부의 반도체 기판에 저농도 불순물을 주입하는 단계;
    상기 게이트 전극 측벽의 숏채널 방지용 절연막 표면에 스페이서를 형성하는 단계;
    상기 스페이서 측부의 반도체 기판에 고농도 불순물을 주입하는 단계; 및
    상기 저농도 불순물 및 고농도 불순물을 활성화시켜, 소오스, 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  22. 제 21 항에 있어서, 상기 반도체 기판상에 게이트 절연막을 형성하기 전에,
    상기 반도체 기판의 소정 부분에 소자 분리막을 형성하는 단계;
    상기 반도체 기판 내부 깊숙히 웰 형성 이온을 주입하는 단계; 및
    상기 반도체 기판 표면 부위에 문턱 전압 조절 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 21 항에 있어서, 상기 게이트 전극 구조물을 형성하는 단계는,
    상기 게이트 절연막 상부에 도핑된 폴리실리콘막을 증착하는 단계;
    상기 도핑된 폴리실리콘막 상부에 전이 금속 실리사이드막을 증착하는 단계;
    상기 전이 금속 실리사이드막 상부에 하드 마스크막을 형성하는 단계; 및
    상기 하드 마스크막, 전이 금속 실리사이드막 및 도핑된 폴리실리콘막을 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제 21 항에 있어서, 상기 GPOX막은 800℃ 내지 900℃의 온도에서 열산화하는 것을 특징으로 반도체 소자의 제조방법.
  25. 제 21 항에 있어서, 상기 숏채널 방지용 절연막은 720℃ 내지 820℃의 온도 범위에서 CVD(chemical vapor deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008026214B3 (de) * 2008-05-30 2010-01-28 Advanced Micro Devices, Inc., Sunnyvale Verringerung der Metallsiliziddiffusion in einem Halbleiterbauelement durch Schützen von Seitenwänden eines aktiven Gebiets
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
KR102158963B1 (ko) * 2014-05-23 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN108321079B (zh) * 2017-01-16 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4951100A (en) * 1989-07-03 1990-08-21 Motorola, Inc. Hot electron collector for a LDD transistor
US5491099A (en) * 1994-08-29 1996-02-13 United Microelectronics Corporation Method of making silicided LDD with recess in semiconductor substrate
US5874343A (en) * 1996-12-06 1999-02-23 Advanced Micro Devices, Inc. CMOS integrated circuit and method for forming source/drain areas prior to forming lightly doped drains to optimize the thermal diffusivity thereof
US5847428A (en) * 1996-12-06 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit gate conductor which uses layered spacers to produce a graded junction
US6153455A (en) * 1998-10-13 2000-11-28 Advanced Micro Devices Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer
KR20010002286A (ko) 1999-06-14 2001-01-15 윤종용 반도체소자의 제조방법
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