KR20010059856A - 모스 트랜지스터의 제조 방법 - Google Patents
모스 트랜지스터의 제조 방법 Download PDFInfo
- Publication number
- KR20010059856A KR20010059856A KR1019990067393A KR19990067393A KR20010059856A KR 20010059856 A KR20010059856 A KR 20010059856A KR 1019990067393 A KR1019990067393 A KR 1019990067393A KR 19990067393 A KR19990067393 A KR 19990067393A KR 20010059856 A KR20010059856 A KR 20010059856A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- substrate
- layer
- oxide film
- gate oxide
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 239000004020 conductor Substances 0.000 claims abstract description 3
- 229910052805 deuterium Inorganic materials 0.000 claims description 13
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 239000007789 gas Substances 0.000 description 8
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 모스 트랜지스터의 제조 방법에 관한 것으로서, 특히 이 방법은 기판 상부면에 게이트산화막 및 게이트용 도전물질을 증착하고 게이트 도전층 상부에 하드 마스크용 절연막을 형성한 후에 하드 마스크용 절연막, 게이트 도전층을 패터닝하여 게이트 전극을 형성하고, 게이트전극이 형성된 기판 전면에 LDD 스크린 산화막을 형성한 후에, 이온 주입 공정을 실시하여 기판내에 LDD 영역을 형성하고, LDD 영역이 형성된 기판에 ND3분위기에서 SiH2Cl2가스를 플로우시켜 실리콘질화막을 형성함과 동시에 반응중에 생성된 중수소가 게이트산화막으로 확산되어 기판과 게이트산화막 계면에 Si-D 본드를 만들고, 실리콘질화막을 식각해서 게이트전극 측벽에 스페이서를 형성한다. 이에 따라, 본 발명은 스페이서 제조 공정시 반응 가스 ND3로부터 분해된 중수소(D2)가 게이트산화막의 실리콘 댕글리 본드에 결합되어 핫-캐리어에 내성이 강한 Si-D 본드를 만들어 소자의 신뢰성을 높일 수 있다.
Description
본 발명은 모스 트랜지스터의 제조 방법에 관한 것으로서, 특히 실리콘질화막(Si3N4)을 사용한 스페이서 제조 공정시 반도체소자의 수율 저하를 막을 수 있는 기술이다.
일반적으로 모스 트랜지스터는 드레인 영역의 에지에서 전기장이 강하게 형성될 경우 핫 캐리어가 증가되어 트랜지스터의 특성을 열화시키기 때문에 이를 방지하기 위해 게이트 전극 측벽에 스페이서를 형성한다.
한편, 실리콘 기판과 게이트산화막 계면에 존재하는 실리콘 댕글링 본드(dangling bond)가 이후 실리콘질화막(Si3N4)을 사용한 스페이서 제조 공정시 수소와 반응하여 안정된 결합 구조를 갖는다. 이로 인해, 게이트 산화막의 특성이 바뀌어져 소자의 문턱 전압 변동을 줄이게 된다.
그러나, 실리콘 댕글링본드에 결합한 수소는 소자 작동시 핫-캐리어(hot carrier)에 의해 쉽게 떨어지게 되어 인터페이스 상태로 작용하는 등 소자의 신뢰도를 저하시킨다. 따라서, 이러한 핫-캐리어 스트레스에 대해 내성을 증가시키기 위해서 금속 전극을 형성한 후에 금속 엘로이(metal alloy) 공정에서 수소의 동위 원소이며 상대적으로 결합력이 강한 중수소를 이용하여 어닐링하는 방법이 연구되고 있다.
하지만, 종래 기술에서는 NH3가스를 사용하여 실리콘질화막(Si3N4)을 형성한후에 이를 식각해서 게이트전극 측벽에 스페이서를 형성하더라도 실리콘질화막은 중수소가 게이트 산화막의 계면으로 확산되는 것을 막아 실리콘 댕글링 본드에 중수소가 결합하고, 수소가 결합되어 있는 댕글링 본드를 중수소로 치환하는 것을 어렵게 하고 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 스페이서 제조 공정시 중수소가 결합되어 있는 ND3분위기에서 SiH2Cl2가스를 플로우시켜 실리콘질화막을 증착함으로써 게이트산화막의 실리콘 댕글리 본드에 중수소(D2)가 쉽게 결합되어 핫-캐리어에 내성이 강한 Si-D 본드를 만들어 소자의 신뢰성을 높일 수 있는 모스 트랜지스터의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1d는 본 발명에 따른 모스 트랜지스터의 제조 방법의 일 예를 나타낸 단면들,
도 2는 본 발명의 모스 트랜지스터 스페이서 제조 공정에서 핫-캐리어 내성에 강한 게이트산화막의 결합 구조를 갖도록 LDD 이온 주입 후에 실시되는 ND3분위기에서 SiH2Cl2가스를 주입한 질화 공정을 상세하게 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 실리콘 기판 12: 필드 산화막
14: 게이트 산화막 16: 도프트 폴리실리콘
18: 금속층 20: 하드 마스크
22: LDD 스크린 산화막 24: LDD 영역
26: 실리콘질화막 26': 스페이서
상기 목적을 달성하기 위하여 본 발명은 모스트랜지스터 스페이서 제조 방법에 있어서, 실리콘 기판에 소자의 활성 영역과 분리영역을 정의하기 위한 필드 산화막을 형성하는 단계와, 기판 상부면에 게이트산화막을 형성하는 단계와, 게이트산화막 상부에 게이트용 도전물질을 증착하는 단계와, 게이트 도전층 상부에 하드 마스크용 절연막을 형성하는 단계와, 하드 마스크용 절연막, 게이트 도전층을 패터닝하여 게이트 전극을 형성하는 단계와, 게이트전극이 형성된 기판 전면에 LDD 스크린 산화막을 형성하는 단계와, 이온 주입 공정을 실시하여 기판내에 LDD 영역을 형성하는 단계와, LDD 영역이 형성된 기판에 ND3분위기에서 SiH2Cl2가스를 플로우시켜 실리콘질화막을 형성함과 동시에 반응중에 생성된 중수소가 게이트산화막으로 확산되어 기판과 게이트산화막 계면에서 Si-D 본드를 만드는 단계와, 실리콘질화막을 식각해서 게이트전극 측벽에 스페이서를 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하고자 한다.
도 1a 내지 도 1d는 본 발명에 따른 모스 트랜지스터의 제조 방법의 일 예를 나타낸 단면들이다.
우선, 도 1a에 도시된 바와 같이, LOCOS 또는 STI 등의 소자분리공정을 실시하여 실리콘 기판(10)에 소자의 활성 영역과 분리영역을 정의하기 위한 필드 산화막(12)을 형성한다. 그리고, 기판(10) 전면에 열산화 공정을 실시하여 게이트 산화막(14)을 형성하고, 그 위에 게이트 도전층을 증착한다. 여기서, 게이트 도전층은 도프트 폴리실리콘(16) 또는 금속(18)이 단독으로 형성되었거나 도프트 폴리실리콘과 금속층이 적층된 구조일 수 있다. 예컨대, 금속층(18)은 텅스텐 실리사이드 (WSi) 또는 게이트전극의 비저항을 낮추기 위하여 텅스텐과 텅스텐질화막을 적층해서 사용할 수 있다. 본 실시예에서는 게이트 도전층으로서 도프트 폴리실리콘(16)과 금속층(18)이 적층된 구조를 채택한다. 그런 다음, 금속층(18)상부에 하드 마스크(20)로서 실리콘질화막을 증착한다.
그리고, 도 1b에 도시된 바와 같이, 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 하드 마스크(20)와 금속층(18), 도프트 폴리실리콘층(16)을 패터닝하여 게이트 전극(G)을 형성한다. 상기 게이트전극(G)에 맞추어 게이트산화막(102)도 식각한다.
그 다음, 도 1c에 도시된 바와 같이, 게이트전극의 패터닝시 발생되는 식각 손상을 보상하고 후속 LDD 이온 주입시 스크린 역할을 하도록 기판 전면에 LDD 스크린 산화막(22)을 형성한다. 그리고, 게이트전극을 마스크로 삼아 LDD 이온 주입을 실시하여 기판 내에 LDD 영역(24)을 형성한다. 예컨대, 본 실시예의 모스 트랜지스터가 n형 모스 트랜지스터일 경우 LDD의 n형 불순물로서 P(phosphorus)를 저농도로 이온 주입한다.
그 다음, 본 발명의 주요 공정인 스페이서 제조 공정을 실시한다. 도 1d를 참조하면, LDD 영역(24)이 형성된 기판에 ND3분위기에서 SiH2Cl2가스를 플로우시켜 실리콘질화막(Si3N4)(26)을 형성함과 동시에 반응중에 생성된 중수소(D2)가 게이트산화막(14)으로 확산되어 기판과 게이트산화막 계면에서 Si-D 본드를 만든다. 이때,게이트산화막내의 Si-D는 종래 게이트산화막의 Si-H보다 결합력이 강해 핫-캐리어에 강한 내성을 갖는다.
그 다음, 도 1e에 도시된 바와 같이, 상기 실리콘질화막(26)을 전면 식각해서 게이트전극(G) 측벽에 스페이서(26')를 형성한다.
그 다음, 도면에 도시하지는 않았지만, 게이트전극(G) 및 스페이서(26')를 마스크로 삼아 기판 전면에 활성 영역과 다른 도전형 불순물을 고농도로 이온 주입하여 기판내에 소오스/드레인 접합을 형성함으로써 본 발명의 모스 트랜지스터 제조 공정을 완료한다.
도 2는 본 발명의 모스 트랜지스터 스페이서 제조 공정에서 핫-캐리어 내성에 강한 게이트산화막의 결합 구조를 갖도록 LDD 이온 주입 후에 실시되는 ND3분위기에서 SiH2Cl2가스를 주입한 질화 공정을 상세하게 설명하기 위한 단면도이다.
도 2를 참조하면, 스페이서를 위한 실리콘질화막 증착시 ND3분위기에서 SiH2Cl2가스를 플로우시켜 실리콘질화막(Si3N4)(26)을 형성하는데, 이때 반응중에 ND3가 분해되어 중수소(D2)를 생성하고 이 중수소(D2)는 게이트산화막(14)으로 확산되어 기판과 게이트산화막 계면에서 Si 댕글링 본드와 결합하거나 Si-H로부터 수소와 치환되어 Si-D 결합 구조(a)를 만든다. 이에 따라, 기판과 게이트산화막 계면에서의 Si-D 결합 구조(a)에 의해 게이트 산화막이 핫-캐리어에 강한 내성을 갖게 된다.
따라서, 본 발명은 스페이서 제조 공정시 중수소가 결합되어 있는 ND3분위기에서 SiH2Cl2가스를 플로우시켜 실리콘질화막을 증착함으로써 ND3로부터 분해된중수소(D2)가 게이트산화막의 실리콘 댕글리 본드에 결합되어 핫-캐리어에 내성이 강한 Si-D 본드를 만들어 소자의 신뢰성을 높일 수 있다.
Claims (4)
- 모스트랜지스터의 스페이서를 제조함에 있어서,실리콘 기판에 소자의 활성 영역과 분리영역을 정의하기 위한 필드 산화막을 형성하는 단계;상기 기판 상부면에 게이트산화막을 형성하는 단계;상기 게이트산화막 상부에 게이트용 도전물질을 증착하는 단계;상기 게이트 도전층 상부에 하드 마스크용 절연막을 형성하는 단계;상기 하드 마스크용 절연막, 게이트 도전층을 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트전극이 형성된 기판 전면에 LDD 스크린 산화막을 형성하는 단계;이온 주입 공정을 실시하여 상기 기판내에 LDD 영역을 형성하는 단계;상기 LDD 영역이 형성된 기판에 ND3분위기에서 SiH2Cl2가스를 플로우시켜 실리콘질화막을 형성함과 동시에 반응중에 생성된 중수소가 게이트산화막으로 확산되어 기판과 게이트산화막 계면에서 Si-D 본드를 만드는 단계; 및상기 실리콘질화막을 식각해서 게이트전극 측벽에 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 1항에 있어서, 상기 게이트산화막은 열산화 공정에 의해 형성되는 것을특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 1항에 있어서, 상기 게이트 도전층은 도프트 폴리실리콘 또는 금속이 단독으로 형성되었거나 적층된 구조로 이루어진 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 1항에 있어서, 상기 실리콘질화막을 형성하기 전에 화학기상증착법으로 산화막을 추가 증착할 수 있는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990067393A KR20010059856A (ko) | 1999-12-30 | 1999-12-30 | 모스 트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990067393A KR20010059856A (ko) | 1999-12-30 | 1999-12-30 | 모스 트랜지스터의 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20010059856A true KR20010059856A (ko) | 2001-07-06 |
Family
ID=19634502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990067393A KR20010059856A (ko) | 1999-12-30 | 1999-12-30 | 모스 트랜지스터의 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20010059856A (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100438674B1 (ko) * | 2002-10-31 | 2004-07-03 | 주식회사 하이닉스반도체 | 선택 산화법을 이용한 금속 게이트전극 구조의 반도체소자 제조 방법 |
US7279741B2 (en) | 2003-05-23 | 2007-10-09 | Samsung Electronics Co., Ltd. | Semiconductor device with increased effective channel length and method of manufacturing the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0697190A (ja) * | 1992-09-17 | 1994-04-08 | Sanyo Electric Co Ltd | Mosトランジスタの製造方法 |
JPH1012609A (ja) * | 1996-06-21 | 1998-01-16 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH11274489A (ja) * | 1998-03-26 | 1999-10-08 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
US5972765A (en) * | 1997-07-16 | 1999-10-26 | International Business Machines Corporation | Use of deuterated materials in semiconductor processing |
-
1999
- 1999-12-30 KR KR1019990067393A patent/KR20010059856A/ko not_active Application Discontinuation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0697190A (ja) * | 1992-09-17 | 1994-04-08 | Sanyo Electric Co Ltd | Mosトランジスタの製造方法 |
JPH1012609A (ja) * | 1996-06-21 | 1998-01-16 | Toshiba Corp | 半導体装置及びその製造方法 |
US5972765A (en) * | 1997-07-16 | 1999-10-26 | International Business Machines Corporation | Use of deuterated materials in semiconductor processing |
JPH11274489A (ja) * | 1998-03-26 | 1999-10-08 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100438674B1 (ko) * | 2002-10-31 | 2004-07-03 | 주식회사 하이닉스반도체 | 선택 산화법을 이용한 금속 게이트전극 구조의 반도체소자 제조 방법 |
US7279741B2 (en) | 2003-05-23 | 2007-10-09 | Samsung Electronics Co., Ltd. | Semiconductor device with increased effective channel length and method of manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6057576A (en) | Inverse-T tungsten gate apparatus | |
KR100400323B1 (ko) | 반도체 소자의 시모스(cmos) 및 그의 제조 방법 | |
US6875665B2 (en) | Method of manufacturing a semiconductor device | |
JPH10313114A (ja) | 半導体装置の製造方法 | |
KR100344375B1 (ko) | 반도체 장치의 제조 방법 | |
US6596593B2 (en) | Method of manufacturing semiconductor device employing oxygen implantation | |
JPH05326552A (ja) | 半導体素子およびその製造方法 | |
KR20020073236A (ko) | 반도체 장치 및 그 제조 방법 | |
KR20010059856A (ko) | 모스 트랜지스터의 제조 방법 | |
KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
JP3166911B2 (ja) | 半導体装置の製造方法 | |
JPH06268057A (ja) | 半導体装置の製造方法 | |
KR20050069170A (ko) | 반도체 장치의 모스 트랜지스터 제조 방법 | |
KR100649817B1 (ko) | 반도체소자의 제조방법 | |
KR20030000822A (ko) | 반도체소자의 제조방법 | |
KR100390237B1 (ko) | 반도체소자의 제조방법 | |
JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
JP3376305B2 (ja) | 半導体装置の製造方法 | |
KR100611786B1 (ko) | Mos 트랜지스터 제조 방법 | |
KR100333356B1 (ko) | 반도체장치의 제조방법 | |
JPH07273197A (ja) | 半導体装置及びその製造方法 | |
KR100390992B1 (ko) | 트랜지스터의 제조 방법 | |
JP3848782B2 (ja) | 半導体装置の製造方法 | |
US7675128B2 (en) | Method for forming a gate insulating layer of a semiconductor device | |
JPH0629472A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |