KR20030000822A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR20030000822A
KR20030000822A KR1020010036971A KR20010036971A KR20030000822A KR 20030000822 A KR20030000822 A KR 20030000822A KR 1020010036971 A KR1020010036971 A KR 1020010036971A KR 20010036971 A KR20010036971 A KR 20010036971A KR 20030000822 A KR20030000822 A KR 20030000822A
Authority
KR
South Korea
Prior art keywords
film
insulating film
forming
source
nitride
Prior art date
Application number
KR1020010036971A
Other languages
English (en)
Inventor
류두열
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010036971A priority Critical patent/KR20030000822A/ko
Publication of KR20030000822A publication Critical patent/KR20030000822A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

공정을 단순화하여 생산단가를 낮추고, 누설전류와 콘택저항 증가를 방지하며 보이드가 발생되지 않도록 하여 소자의 신뢰성을 높이기에 알맞은 반도체소자의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 제조방법은 기판에 게이트절연막과 게이트전극을 적층 형성하는 공정, 상기 게이트전극 양측의 상기 기판내에 소오스/드레인영역을 형성하는 공정, 상기 게이트전극을 포함한 상기 기판 전면에 절연막을 증착하는 공정, 상기 소오스/드레인영역을 어닐링함과 동시에 상기 절연막을 질화하여 질화절연막을 형성하는 공정, 상기 질화절연막을 포함한 전면에 평탄절연막을 형성하는 공정, 상기 평탄절연막을 어닐링 하는 공정, 상기 소오스/드레인영역 및 상기 게이트전극상에 콘택홀을 형성하는 공정, 상기 콘택홀내에 콘택배선을 형성하는 공정을 포함한다.

Description

반도체소자의 제조방법{method for fabricating of semiconductor device}
본 발명은 반도체소자에 대한 것으로, 특히 소자의 신뢰성을 높이면서 공정을 단순화하기에 알맞은 반도체소자의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체소자의 제조방법을 나타낸 공정단면도이다.
종래 반도체소자의 제조방법은 먼저, 도 1a에 도시한 바와 같이 필드영역과 액티브영역이 정의된 실리콘기판(1)의 필드영역에 트랜치를 형성하여, 트랜치내에 격리산화막(2)을 형성한다.
이후에 트랜치를 경계로 실리콘기판(1)내에 각기 다른 도전성을 갖는 P웰(P Well:PW)과 N웰(N Well:NW)을 형성한다.
그리고 도면에는 도시되지 않았지만 차후 형성할 트랜지스터의 문턱전압을 조절하기 위해서 각 웰의 표면에 문턱전압 조절이온을 주입한 후에 어닐링 공정을 진행한다.
그리고 P웰(PW)과 N웰(NW) 표면에 게이트산화막과 게이트전극을 형성한다.
이때 게이트전극은 폴리실리콘과 실리사이드층 및 캡절연막을 적층하여 형성할 수 있다.
그리고 각 게이트산화막과 게이트전극 양측에 측벽스페이서를 형성한다.
이후에 도 1b에 도시한 바와 같이 소오스/드레인영역을 어닐링하고, 약 100Å정도의 두께를 갖도록 저압 TEOS(Tetra Ethyl Ortho Silicate)막(3)을 증착한다.
이와 같은 TEOS막(3)은 후속 공정인 실리콘질화막의 스트레스 완화를 위해 증착되며, TEOS막(3)을 증착하기전에 소오스/드레인영역을 어닐링하는 공정시에 실리콘기판(1)에 형성된 산화막을 습식각하여 제거하는 공정을 추가 진행한다.
다음에 도 1c에 도시한 바와 같이 TEOS막(3)상에 대략 650Å의 두께를 갖는 실리콘질화막(4)을 증착한다.
이때 실리콘질화막(4)은 후속 공정인 BPSG막을 어닐링할 때 보론과 인이온이트랜지스터나 소오스/드레인영역으로 확산 침투되는 것을 방지하기 위한 베리어 역할을 한다.
이후에 도 1d에 도시한 바와 같이 실리콘질화막(4)전면에 BPSG막(5)을 증착하고 어닐링하여 갭필(gap fill)공정을 진행한다.
그리고 도 1e에 도시한 바와같이 소오스/드레인영역 및 게이트전극의 일상부가 드러나도록 콘택홀 형성을 위한 식각공정을 한다.
이와 같은 콘택홀 식각공정시 BPSG막(5)과 실리콘질화막(4)과 TEOS막(3)은 서로 막질이 다르므로 다른 식각 레시피(recipe)를 사용하여 진행한다.
이때 막질이 다른 BPSG막(5)과 실리콘질화막(4)과 TEOS막(3)을 다른 식각 레시피를 사용하여 진행하므로 도1e에서와 같이 소오스/드레인 영역까지 과도식각될 수 있다.
이후에 콘택홀을 매립하도록 콘택배선(6)을 형성한다.
상기와 같은 종래 반도체소자의 제조방법은 다음과 같은 문제가 있다.
첫째, BPSG막을 어닐링하는 공정을 진행할 때 보론과 인이온이 기판으로 확산하는 것을 방지하기 위해서 별도로 실리콘질화막을 형성하는 공정을 진행해야 하므로 공정이 복잡하다.
둘째, 콘택홀 식각공정시 BPSG막과 실리콘질화막과 TEOS막의 막질의 차에 의해서 소오스/드레인영역이 과도하게 식각되어 차후에 누설전류가 증가하고 콘택저항이 증가하는 문제를 유발할 수 있다.
셋째, 콘택홀 식각공정시 BPSG막과 실리콘질화막과 TEOS막의 막질의 식각률 차이에 의해서 식각 레시피(recipe)를 다르게 사용하여야 하므로 공정시간이 길고 파티클 및 폴리머가 생성될 수 있는 문제가 있다.
넷째, TEOS막과 실리콘질화막을 대략 100Å, 650Å정도로 증착하여야 하므로 차후에 BPSG막을 형성할 때 트랜지스터 사이에 보이드(Void)가 발생할 우려가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 공정을 단순화하여 생산단가를 낮추고, 누설전류와 콘택저항 증가를 방지하며 보이드(void)가 발생되지 않도록 하여 소자의 신뢰성을 높이기에 알맞은 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 격리산화막
23 : 실리콘산화막 23a : 질화산화막
24 : BPSG막25 : 콘택배선
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 제조방법은 기판에 게이트절연막과 게이트전극을 적층 형성하는 공정, 상기 게이트전극 양측의 상기 기판내에 소오스/드레인영역을 형성하는 공정, 상기 게이트전극을 포함한 상기 기판 전면에 절연막을 증착하는 공정, 상기 소오스/드레인영역을 어닐링함과 동시에 상기 절연막을 질화하여 질화절연막을 형성하는 공정, 상기 질화절연막을 포함한 전면에 평탄절연막을 형성하는 공정, 상기 평탄절연막을 어닐링 하는 공정, 상기 소오스/드레인영역 및 상기 게이트전극상에 콘택홀을 형성하는 공정, 상기 콘택홀내에 콘택배선을 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은 도 2a에 도시한 바와 같이 필드영역과 액티브영역이 정의된 실리콘기판(21)의 필드영역에 트랜치를 형성하여, 트랜치내에 격리산화막(22)을 형성한다.
이후에 트랜치를 경계로 실리콘기판(21)내에 각기 다른 도전성을 갖는 P웰(P Well:PW)과 N웰(N Well:NW)을 형성한다.
그리고 도면에는 도시되지 않았지만 차후 형성할 트랜지스터의 문턱전압을 조절하기 위해서 각 웰의 표면에 문턱전압 조절이온을 주입한 후에 어닐링 공정을 진행한다.
그리고 P웰(PW)과 N웰(NW) 표면에 게이트산화막과 게이트전극을 형성한다.
이때 게이트전극은 폴리실리콘과 실리사이드층 및 캡절연막을 적층하여 형성할 수 있다.
그리고 각 게이트산화막과 게이트전극 양측에 측벽스페이서를 형성한다.
이때 측벽스페이서는 저압의 TEOS(LP-TEOS)막이나 실리콘질화막(Si3N4)으로 형성한다.
이후에 게이트전극과 측벽스페이서를 마스크로 그 양측의 각 웰 표면내에 웰과 도전성이 다른 소오스/드레인영역을 형성한다.
이때 도면에는 도시되어 있지 않지만 소오스/드레인영역은 측벽스페이서를형성하기 전에 저농도의 불순물이온을 각 웰 표면에 형성시킨 후에 측벽스페이서를 형성하고 고농도 불순물이온을 주입한 LDD구조로 형성할 수도 있다.
다음에 도 2b에 도시한 바와 같이 상기 결과물이 형성된 실리콘기판(21) 전면에 60~100Å 정도의 두께를 갖는 실리콘산화막(23)을 증착한다.
이때 실리콘산화막(23)은 차후에 소오스/드레인영역을 어닐링할 때 주입된 이온들의 외부방출(out-diffusion)을 방지하기 위한 것이다.
이후에 도 2c에 도시한 바와 같이 소오스/드레인영역을 각 웰내에 확산시키기 위한 어닐링 공정을 진행한다.
어닐링 공정을 진행할 때 실리콘산화막(23)에 질소가 함유된 가스 예를 들어서 NO가스나 N2O가스를 주입하여 실리콘산화막을 질화시켜서 질화산화막(23a)을 형성한다.
이와 같이 어닐링 공정시 NO가스(N2O)를 주입함에 의해서 도 3에 도시한 바와 같이 실리콘기판(21)과 실리콘산화막(23)의 계면에 질소가 다량 함유된 질화산화막(23a)이 형성된다.
이와 같은 질화산화막(23a)은 차후에 BPSG막을 형성한 후 어닐링 공정을 진행할 때 보론과 인이온이 기판으로 확산 및 침투되는 것을 방지하기에 효과적일 뿐만아니라, 콘택홀 형성을 위한 식각 공정시 BPSG막(24)과의 식각 선택비 증가로 인하여 소오스/드레인 영역이 과도 식각되는 것을 방지하는 효과가 있다.
상기에서 NO가스(N2O 가스) 주입하면서 진행되는 어닐링 공정은 급속열처리공정(Rapid Thermal Process:RTP) 장비나 일반 어닐링 장비에서 가능하다.
상기와 같이 질화산화막(23a)을 형성한 후에 전면에 평탄보호막으로 BPSG막(24)을 증착하고, BPSG막(24)의 막질을 강화하기 위해서 어닐링 공정을 진행한다.
이때 BPSG막(24)은 B2O3와 P2O5로 구성되어 있다.
다음에 도 2d에 도시한 바와 같이 포토 마스크를 이용하여 소오스/드레인영역 및 게이트전극 상부가 드러나도록 BPSG막(24)과 질화산화막(23a)을 순차적으로 식각하여 콘택홀을 형성한다.
이때 BPSG막(24)과 질화산화막(23a)은 같은 산화막 계열이므로 산화막을 식각하기 위한 동일한 식각 방법(recipe)으로 진행할 수 있다.
이후에 소오스/드레인 영역 및 게이트전극 상부와 콘택되도록 각 콘택홀내를 매립하는 콘택배선(25)을 형성한다.
상기와 같은 본 발명 반도체소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 소오스/드레인을 어닐링하는 공정과 함께 실리콘산화막을 질화시켜서 질화산화막을 형성하는 것이므로, BPSG막을 어닐링할 때 BPSG막 내의 보론과 인이온이 기판쪽으로 확산되는 것을 방지하기 위해서 별도의 질화막 형성 공정을 진행하지 않아도 되므로 공정을 단순화 시킬 수 있다.
둘째, 질화산화막을 형성하므로 차후에 콘택홀 형성시 식각선택비가 증가되어 소오스/드레인영역이 과도 식각되는 것을 방지할 수 있다.
이에 의해서 콘택 누설전류 및 콘택 저항이 증가하는 것을 개선할 수 있다.
셋째, 콘택홀 형성시 BPSG막과 질화산화막을 산화막 식각방법만으로 즉, 하나의 공정조건만으로 진행할 수 있으므로 공정을 단순화 시킬 수 있다.
넷째, BPSG막 증착전에 대략 100Å의 두께를 갖는 질화산화막만을 형성하면 되므로 트랜지스터와 트랜지스터 사이의 공간을 확보하기가 용이하여서 BPSG막 형성시 보이드(Void)가 발생하는 것을 방지할 수 있다.

Claims (4)

  1. 기판에 게이트절연막과 게이트전극을 적층 형성하는 공정,
    상기 게이트전극 양측의 상기 기판내에 소오스/드레인영역을 형성하는 공정,
    상기 게이트전극을 포함한 상기 기판 전면에 절연막을 증착하는 공정,
    상기 소오스/드레인영역을 어닐링함과 동시에 상기 절연막을 질화하여 질화절연막을 형성하는 공정,
    상기 질화절연막을 포함한 전면에 평탄절연막을 형성하는 공정,
    상기 평탄절연막을 어닐링 하는 공정,
    상기 소오스/드레인영역 및 상기 게이트전극상에 콘택홀을 형성하는 공정,
    상기 콘택홀내에 콘택배선을 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 질화절연막은 질소가 함유된 가스(NO나 N2O)를 상기 절연막내에 주입하여 형성함을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 절연막은 산화막이고 상기 질화절연막은 질화산화막임을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 평탄절연막은 BPSG막으로 형성함을 특징으로 하는 반도체소자의 제조방법.
KR1020010036971A 2001-06-27 2001-06-27 반도체소자의 제조방법 KR20030000822A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010036971A KR20030000822A (ko) 2001-06-27 2001-06-27 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010036971A KR20030000822A (ko) 2001-06-27 2001-06-27 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20030000822A true KR20030000822A (ko) 2003-01-06

Family

ID=27711416

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010036971A KR20030000822A (ko) 2001-06-27 2001-06-27 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20030000822A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100703026B1 (ko) * 2005-09-07 2007-04-06 조영구 목재 가구
KR20210075493A (ko) 2019-12-13 2021-06-23 주식회사 봄헬스케어 중성화된 수컷 반려동물용 식품 조성물
KR20210075488A (ko) 2019-12-13 2021-06-23 주식회사 봄헬스케어 중성화된 암컷 반려동물용 식품 조성물
KR20210089918A (ko) 2020-01-09 2021-07-19 전라남도 풀무치 분말을 포함하는 모질개선용 반려견 간식
KR102625196B1 (ko) 2023-04-19 2024-01-15 박종호 기호도가 우수한 반려동물용 유산균 영양제 조성물

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100703026B1 (ko) * 2005-09-07 2007-04-06 조영구 목재 가구
KR20210075493A (ko) 2019-12-13 2021-06-23 주식회사 봄헬스케어 중성화된 수컷 반려동물용 식품 조성물
KR20210075488A (ko) 2019-12-13 2021-06-23 주식회사 봄헬스케어 중성화된 암컷 반려동물용 식품 조성물
KR20210089918A (ko) 2020-01-09 2021-07-19 전라남도 풀무치 분말을 포함하는 모질개선용 반려견 간식
KR102625196B1 (ko) 2023-04-19 2024-01-15 박종호 기호도가 우수한 반려동물용 유산균 영양제 조성물

Similar Documents

Publication Publication Date Title
KR100632168B1 (ko) 반도체 장치 및 그 제조방법
KR20030000822A (ko) 반도체소자의 제조방법
KR100292939B1 (ko) 반도체장치및그의제조방법
KR100702118B1 (ko) 반도체 소자의 제조방법
JP2968548B2 (ja) 半導体装置及びその製造方法
KR100333356B1 (ko) 반도체장치의 제조방법
KR100900152B1 (ko) 반도체 소자의 제조 방법
KR100603587B1 (ko) 반도체소자의 콘택 형성 방법
KR100400781B1 (ko) 피모스 반도체 소자의 제조방법
KR100814257B1 (ko) 반도체 소자 제조 방법
JP2738327B2 (ja) Ｍｏｓ型半導体装置の製造方法
KR20010059856A (ko) 모스 트랜지스터의 제조 방법
KR101133518B1 (ko) 반도체 소자 및 반도체 소자 제조방법
KR101150462B1 (ko) 반도체 소자의 제조 방법
KR100448591B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100548525B1 (ko) 반도체 소자의 트랜지스터 제조방법
JP2000196073A (ja) 半導体装置の製造方法
KR20030001754A (ko) Ｃｍｏｓ ｆｅｔ 형성 방법
KR20030001763A (ko) 반도체소자 및 그의 제조방법
KR20020041191A (ko) 반도체 소자 및 그 제조방법
KR20010009222A (ko) 반도체장치의 제조방법
KR20080074659A (ko) 반도체 소자의 제조방법
JPH05347408A (ja) 半導体装置とその製造方法
KR20000014735A (ko) 반도체 소자 및 그 제조방법
KR20000025115A (ko) 반도체소자의 트랜지스터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application