KR20030001763A - 반도체소자 및 그의 제조방법 - Google Patents

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Abstract

소자가 고집적화되어도 게이트산화막의 질이 저하되지 않으며, 소자의 동작 신뢰성도 향상시킬 수 있도록 듀얼 또는 트리플 게이트산화막을 구비한 반도체소자 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자는 기판상에 적층 형성된 제1게이트절연막과 제1게이트전극, 상기 기판상에 상기 제1게이트절연막보다 얇은 두께를 갖고 형성된 제2게이트절연막, 상기 제2게이트절연막상에 적층 형성된 제2게이트전극과, 상기 제1, 제2게이트절연막의 상/하면에 이중으로 각각 형성된 제1, 제2질소층과, 상기 제1, 제2게이트전극 양측의 상기 기판에 형성된 불순물영역을 포함하여 구성됨을 특징으로 한다.

Description

반도체소자 및 그의 제조방법{semiconductor device and method for fabricating the same}
본 발명은 반도체소자에 대한 것으로, 특히 듀얼 및 트리플 게이트산화막의 상하면에 이중의 질소이온을 구비한 반도체소자 및 그의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.
종래 기술에 따른 반도체소자의 제조방법은 도1a에서와 같이 실리콘기판(1)의 격리영역에 격리산화막(2)을 형성하고, 격리산화막(2)을 포함한 실리콘기판(1)상에 제1산화막(23)을 형성한다.
이후에 도1b에서와 같이 제1산화막(3)상에 제1감광막(4)을 도포한 후 제1산화막(3)상의 일영역에만 남도록 포토공정으로 제1감광막(4)을 패터닝하고, 패터닝된 제1감광막(4)을 마스크로 실리콘기판(1)의 일영역에만 제1산화막(3)이 남도록 한다.
다음에 드러난 실리콘기판(1)상에 제1산화막(3)보다 얇은 두께를 갖는 제2산화막(5)을 형성하고, 상기 제1감광막(4)을 제거한다.
상기와 같이 두께가 다른 듀얼 산화막 구조를 형성한 후에 도 1c에서와 같이 NO 어닐링 공정으로 실리콘기판(1)과 제1, 제2산화막(3,5)의 계면에 제1질소층(6)을 형성한다.
그리고 도1d에서와 같이 전면에 폴리실리콘층(7)을 증착하고, 도1e에서와 같이 폴리실리콘층(7)상에 제2감광막(8) 패턴을 형성한다.
그리고 도 1f에서와 같이 제2감광막(8) 패턴을 마스크로 폴리실리콘층(7)과 제1,제 2산화막(3,5)을 차례로 식각해서, 일영역에는 두께가 두꺼운 제1게이트산화막(3a)과 제1게이트전극(7a)이 적층되도록 하고, 타영역에는 제2게이트산화막(5a)과 제2게이트전극(7b)이 적층 형성되도록 한다.
그리고 제1, 제2게이트전극(7a,7b)의 양측에 측벽스페이서를 형성하고, 각 게이트전극과 측벽스페이서 양측의 기판내에 소오스/드레인영역을 형성한다.
상기와 같은 종래 반도체소자의 제조방법은 다음과 같은 문제가 있다.
피모스 트랜지스터에 응용할 경우에, 소자가 고집적화될수록 게이트산화막 내부로 보론 이온이 침투하여 게이트산화막의 질(quality)이 저하되어 소자의 동작 신뢰성이 떨어지는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 소자가 고집적화되어도 게이트산화막의 질이 저하되지 않으며 소자의 동작 신뢰성도 향상시키기에 알맞은 반도체소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 격리절연막
23 : 제1산화막 23a : 제1게이트산화막
24 : 제2산화막 24a : 제2게이트산화막
25 : 제1질소층 26 : 제1폴리실리콘층
27 : 제2감광막 28 : 제2질소층
29 : 제2폴리실리콘층 29a, 29b : 제1, 제2게이트전극
30 : 제3감광막
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자는 기판상에 적층 형성된 제1게이트절연막과 제1게이트전극, 상기 기판상에 상기 제1게이트절연막보다 얇은 두께를 갖고 형성된 제2게이트절연막, 상기 제2게이트절연막상에 적층 형성된 제2게이트전극과, 상기 제1, 제2게이트절연막의 상/하면에 각각 형성된 제1, 제2베리어절연층과, 상기 제1, 제2게이트전극 양측의 상기 기판에 형성된 불순물영역을포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 반도체소자의 제조방법은 기판의 일영역에 제1게이트절연막을 형성하는 단계, 상기 기판의 타영역에는 상기 제1게이트절연막보다 두께가 얇은 제2게이트절연막을 형성하는 단계, 상기 제1, 제2게이트절연막과 상기 기판의 계면에 제1베리어절연층을 형성하는 단계, 상기 제1, 제2게이트절연막상에 제2베리어절연층을 형성하는 단계, 상기 기판의 일영역상에 상기 제1베리어절연층과 상기 제1게이트절연막과 상기 제2베리어절연층과 적층 되도록 제1게이트전극을 형성하는 단계, 상기 제1게이트전극을 형성함과 동시에 상기 기판의 타영역상에 상기 제1베리어절연층과 상기 제2게이트절연막과 상기 제2베리어절연층과 적층 되도록 제2게이트전극을 형성하는 단계, 상기 제1, 제2게이트전극 양측의 기판에 불순물영역을 형성하는 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.
본 발명은 두께가 다른 듀얼이나 트리플(triple) 게이트산화막에 질소를 포함하고 있는 것으로써, 게이트산화막과 실리콘기판의 계면 및 게이트산화막과 게이트전극의 계면에 각각 질소층을 구비한 반도체소자에 대한 것이다.
상기와 같은 본 발명에 따른 반도체소자는 도 2f에 도시된 바와 같이 격리영역과 활성영역이 정의된 실리콘기판(21)의 격리영역에 트랜치가 형성되어 있고, 트랜치내에 격리절연막(22)이 형성되어 있다.
그리고 실리콘기판(21)의 활성영역에는 두께가 다른 듀얼 게이트산화막을 구비한 2개의 트랜지스터가 형성되어 있다.
상기 활성영역 중 일영역에는 제1질소층(25)과 제1게이트산화막(23a)과 제2질소층(28)과 제1게이트전극(29a)이 적층 형성되어 있고, 타영역에는 제1질소층(25)과 제2게이트산화막(24a)과 제2질소층(28)과 제2게이트전극(29b)이 적층 형성되어 있다.
상기에서 제1게이트산화막(23a)은 제2게이트산화막(24a)보다 그 두께가 두껍고, 각 제1, 제2게이트산화막(23a,24a)의 상하면에는 각각 제1, 제2질소층(25,28)의 이중 질소층이 형성되어 있다. 이때 제2질소층(28)은 대략 3~5Å의 두께를 갖고 형성되고, 제1,제2질소층(25,28)은 베리어절연막 역할을 한다.
그리고 제1, 제2게이트전극(29a,29b)의 측면에는 측벽스페이서가 각각 형성되어 있고, 제1, 제2게이트전극(29a,29b)의 양측 실리콘기판(21)내에는 LDD구조의 소오스/드레인영역이 형성되어 있다.
상기와 같은 구성을 갖는 본 발명의 실시예에 따른 반도체소자의 제조방법은 도 2a에 도시한 바와 같이 격리영역과 활성영역이 정의된 실리콘기판(21)의 격리영역에 복수개의 트랜치들을 형성하고, 트랜치를 포함한 전면에 절연막을 증착한 후에 평탄화공정이나 에치백공정으로 트랜치내에만 절연막이 남게하여서 격리절연막(22)을 형성한다. 이때 격리절연막(22)은 산화막으로 형성할 수 있다.
격리절연막(22)을 포함한 실리콘기판(21)상에 제1산화막(23)을 형성하고,제1산화막(23)상에 제1감광막(도면에는 도시되지 않았음)을 도포한 후 제1산화막(23)상의 일영역에만 남도록 포토공정으로 제1감광막을 패터닝한다.
패터닝된 제1감광막을 마스크로 습식각하여서 실리콘기판(21)의 일영역에만 제1산화막(23)이 남도록 한다.
이후에 드러난 실리콘기판(21)상에 습식(wet)공정(화학기상증착법)으로 제1산화막(23)보다 얇은 두께를 갖는 제2산화막(24)을 형성하고, 상기 제1감광막을 제거한다.
상기와 같이 두께가 다른 듀얼 산화막 구조를 형성한 후에 NO 어닐링 공정으로 실리콘기판(21)과 제1, 제2산화막(23,24)의 계면에 제1질소층(25)을 형성한다.
이후에 도 2b에서와 같이 제1, 제2산화막(23,24)의 상부에 약 500Å의 두께를 갖도록 제1폴리실리콘층(26)을 증착하고, 도 2c에서와 같이 제1폴리실리콘층(26)상에 제2감광막(27)을 증착한 후에 활성영역만 드러나도록 포토/에칭공정으로 제2감광막(27)을 선택적으로 패터닝한다.
그리고 패터닝된 제2감광막(27)을 마스크로 전면에 N2 이온을 주입한다.
N2이온을 주입할 때 리트로 그레이드 웰(retro-grade well)을 형성하듯이 N2이온을 여러번(대략 3번정도) 주입하는데, 그 이유는 질소는 후속 열공정에 의해 아웃 디퓨젼(out-diffusion)이 될 확률이 높으므로 도핑 농도를 높이기 위해서이다.
상기와 같은 공정에 의해서 도 2d에 도시한 바와 같이 제1, 제2산화막(23,24)과 제1폴리실리콘층(26)의 계면에 얇은 두께의 제2질소층(28)이형성된다.
이후에 제1감광막(27)을 제거하고 제2질소층(28)만 남도록 제1폴리실리콘층(26)을 식각한다.
이때 제2질소층(28)은 대략 3~5Å정도의 두께가 되도록 제1폴리실리콘층(26)을 식각한다.
이후에 2e에 도시한 바와 같이 제2질소층(28)을 포함한 전면에 게이트전극 형성용 제2폴리실리콘층(29)을 증착하고, 급속 열 어닐 공정을 진행하여서 제2폴리실리콘층(29)의 활성율을 높인다.
이때 질소층을 이중으로 형성하였으므로 기존의 프리-도핑 어닐 공정인 급속 열 어닐(900℃) 공정보다 더 높은 고온에서 급속 열 어닐링공정을 진행할 수 있다.
이후에 제2폴리실리콘층(29)상에 제3감광막(30)을 도포하고, 노광 및 현상공정으로 제3감광막(30)을 일영역(게이트전극 형성영역)에만 남도록 선택적으로 패터닝한다.
그리고 도 2f에 도시한 바와 같이 패터닝된 제3감광막(30)을 마스크로 제2폴리실리콘층(29)과 제2질소층(28)과 제1, 제2산화막(23,24)를 차례로 식각해서, 일영역에는 두께가 두꺼운 제1게이트산화막(23a)과 제2질소층(28)과 제1게이트전극(29a)이 적층되도록 하고, 타영역에는 제2게이트산화막(24a)과 제2질소층(28)과 제2게이트전극(29b)이 적층 형성되도록 한다. 이때 제2게이트산화막(24a)은 제1게이트산화막(23a)보다 두께가 얇다.
이와 같은 공정에 의해서 상하면에 이중의 질소층을 갖는 듀얼 게이트산화막을 형성할 수 있고, 이와 같이 제1,제2게이트산화막(23a,24a)의 상하면에 형성된 제1,제2질소층(25,28)은 베리어절연층의 역할을 한다.
이후에 전면에 산화막이나 질화막을 증착한 후에 에치백하여 제1,제2게이트산화막(23a,24a) 및 제1, 제2게이트전극(29a,29b)의 측면에 측벽스페이서를 형성하고, 각 제1, 제2게이트전극(29a,29b) 양측에 소오스/드레인영역을 형성한다.
이때 소오스/드레인영역은 측벽스페이서를 증착하기 전에 저농도의 불순물이온을 주입하고, 측벽스페이서를 형성한 후에 고농도의 불순물영역을 증착하는 공정을 진행하여 LDD구조로 형성할 수 있다.
상기와 같은 본 발명 반도체소자 및 그의 제조방법은 다음과 같은 효과가 있다.
듀얼 게이트산화막의 상하면에 2중의 질소층을 형성하므로써, 게이트산화막의 스케일 다운에 따른 외부로부터의 결함요소를 방지할 수 있으므로 게이트산화막의 질을 향상시킬 수 있다.
또한 피모스 트랜지스터에 응용할 경우 보론의 침투를 방지할 수 있을 뿐만아니라 문턱전압의 쉬프트도 억제할 수 있다.
그리고 게이트산화막의 상하면에 질소층을 이중으로 형성하므로써, 제2폴리실리콘층을 증착한 후에 기존의 프리-도핑 어닐 공정인 급속 열 어닐(900℃) 공정보다 더 높은 고온에서 급속 열 어닐링공정을 할 수 있으므로 폴리실리콘층의 활성율(activation rate)를 증가시킬 수 있고, 게이트전극의 저항(resistance)도 감소시켜서 소자특성을 향상시킬 수 있다.

Claims (6)

  1. 기판상에 적층 형성된 제1게이트절연막과 제1게이트전극,
    상기 기판상에 상기 제1게이트절연막보다 얇은 두께를 갖고 형성된 제2게이트절연막,
    상기 제2게이트절연막상에 적층 형성된 제2게이트전극과,
    상기 제1, 제2게이트절연막의 상/하면에 각각 형성된 제1, 제2베리어절연층과,
    상기 제1, 제2게이트전극 양측의 상기 기판에 형성된 불순물영역을 포함하여 구성됨을 특징으로 하는 반도체소자.
  2. 제1항에 있어서,
    상기 제1, 제2베리어절연층은 질소층으로 구성됨을 특징으로 하는 반도체소자.
  3. 제1항에 있어서,
    상기 제2베리어절연층은 약 3~5Å의 두께를 갖는 것을 특징으로 하는 반도체소자.
  4. 기판의 일영역에 제1게이트절연막을 형성하는 단계,
    상기 기판의 타영역에는 상기 제1게이트절연막보다 두께가 얇은 제2게이트절연막을 형성하는 단계,
    상기 제1, 제2게이트절연막과 상기 기판의 계면에 제1베리어절연층을 형성하는 단계,
    상기 제1, 제2게이트절연막상에 제2베리어절연층을 형성하는 단계,
    상기 기판의 일영역상에 상기 제1베리어절연층과 상기 제1게이트절연막과 상기 제2베리어절연층과 적층 되도록 제1게이트전극을 형성하는 단계,
    상기 제1게이트전극을 형성함과 동시에 상기 기판의 타영역상에 상기 제1베리어절연층과 상기 제2게이트절연막과 상기 제2베리어절연층과 적층 되도록 제2게이트전극을 형성하는 단계,
    상기 제1, 제2게이트전극 양측의 기판에 불순물영역을 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
  5. 제4항에 있어서,
    상기 제1베리어절연층은 상기 제1, 제2게이트절연막이 형성된 상부에 NO 어닐링 공정을 진행하여 형성된 제1질소층임을 특징으로 하는 반도체소자의 제조방법.
  6. 제4항에 있어서,
    상기 제2베리어절연층은 상기 제1, 제2게이트절연막상에 제1폴리실리콘층을형성하는 단계,
    상기 제1, 제2게이트절연막과 상기 제1폴리실리콘층의 계면에 N2이온을 주입하여 제2질소층을 형성하는 단계,
    상기 계면에 형성된 제2질소층이 남도록 상기 제1폴리실리콘층을 일정두께 식각하는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
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