KR100668844B1 - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 게이트 형성방법은, 반도체 기판 상에 게이트용 산화막을 형성하는 단계와, 상기 게이트용 산화막 상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 상에 확산방지막으로서 Ti막과 W막의 다중 박막을 형성하는 단계와, 상기 Ti막과 W막의 다중 박막으로 이루어진 확산방지막 상에 텅스텐막을 형성하는 단계와, 상기 텅스텐막, Ti막과 W막의 다중 박막으로 이루어진 확산방지막, 폴리실리콘막 및 산화막을 식각하여 텅스텐 게이트를 형성하는 단계와, 상기 텅스텐 게이트 형성시 발생된 식각 결함이 회복되도록 기판 결과물에 대해 선택적 산화 공정을 수행하는 단계를 포함한다. 본 발명에 따르면, 텅스텐 게이트 형성공정에서 Ti막과 W막으로 이루어진 다중 박막을 확산방지막으로 적용함으로써, 워드라인(Word Line) 신호 지연(RC delay) 현상을 방지하고, 소자의 동작 속도를 향상시킬 수 있다.
Description
도 1a 내지 도 1c는 종래 기술에 따른 게이트 형성방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 게이트 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 소자분리막
23 : 게이트 산화막 24 : 폴리실리콘막
a : Ti막 b : W막
25 : 확산방지막 26 : 텅스텐막
27 : 하드마스크막 28 : 산화막
29 : 스페이서 30 : 게이트
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극을 형성하는 방법에 관한 것이다.
주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 통상 폴리실리콘으로 형성되어져 왔다. 이것은 상기 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 붕소(B) 등의 도펀트(dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
그러나, 반도체 소자의 집적도가 증가함에 따라, 게이트의 선폭, 게이트 절연막의 두께, 접합 깊이 등의 변수값이 감소됨으로써, 상기한 폴리실리콘으로는 미세 선폭 상에서 요구하는 저저항을 구현하는데 그 한계를 나타내게 되었다.
따라서, 고집적 소자에 적용 가능한 게이트 전극용 물질에 대한 다각적인 연구가 진행되고 있으며, 한 예로서, 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극이 제안되었다.
상기 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극은 미세 선폭에 따른 낮은 저항의 구현이 가능하며, 추후, 고집적 소자의 제조에 많이 이용될 것으로 기대된다.
도 1a 내지 도 1c는 종래 기술에 따른 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하면, 액티브 영역을 한정하는 소자분리막(2)이 구비된 반도체 기판(1) 상에 게이트 산화막(3), 폴리실리콘막(4), 텅스텐 질화막(5) 및 텅스텐막(6)을 차례로 형성한다. 이때, 상기 텅스텐 질화막(5)막은 확산방지막으로서, 폴리실리콘막으로부터 도펀트와 실리콘이 확산되는 것을 방지하는 역할을 한다.
다음으로, 상기 텅스텐막(6) 상에 게이트를 위한 하드마스크 패턴(7)을 형성하고, 상기 하드마스크 패턴(7)을 식각장벽으로 이용해서 상기 막들(6, 5, 4, 3)을 식각하여 게이트 전극(10)을 형성한다.
도 1b를 참조하면, 게이트 전극(10)을 형성하기 위한 식각 공정에서 기인한 결함(damage), 곧, 게이트 전극(10) 및 게이트 산화막(2)에 발생한 결함이 회복되도록, 그리고, 후속공정에서 수행될 저도핑 드레인(Lightly Doped Drain : 이하, LDD) 이온주입에 의한 결함이 방지되도록, 상기 게이트(10)가 형성된 반도체 기판(1)을 산화 분위기에서 열처리한다.
이때, 상기 열처리 공정은 텅스텐막(6)이 산화되는 것이 방지되도록, 실리콘만을 산화시키는 선택적 산화(Selective Oxidation) 공정으로 수행하며, 상기 선택적 산화 공정의 결과, 반도체 기판(1)의 표면과 게이트 산화막(3) 및 폴리실리콘막(4)의 측벽에 산화막(11)이 형성된다.
도 1c를 참조하면, 상기 결과물의 상부에 화학기상증착법(Chemical Vapor Deposition : 이하, CVD)으로 절연막을 증착하고, 그런다음, 상기 절연막을 건식 식각하여 스페이서(12)를 형성한다. 이로써, 스페이서(12)를 갖는 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극(10)이 완성된다.
그러나, 종래 기술에 따른 게이트 형성방법에는, 상기 선택적 산화 (Selective Oxidation) 공정시 확산방지막으로 사용한 텅스텐 질화막(5)이 폴리실리콘막과 반응하여 SiNx막과 SiON막을 형성시킨다는 문제점이 있다. 상기 SiNx막과 SiON막들은 게이트 전극의 저항을 높여 워드라인(Word Line) 신호 지연(RC delay) 현상을 유발하고, 이에 따라, 소자의 동작 속도가 저하되는 문제점이 발생한다. 상기와 같은 문제점으로 인해, 저저항 구현을 위한 폴리실리콘/텅스텐 적층 게이트의 적용이 실제적으로 불가능하다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 상기 선택적 산화 공정에서 기인하는 게이트 전극의 특성 저하를 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은, 반도체 기판 상에 게이트용 산화막을 형성하는 단계; 상기 게이트용 산화막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 확산방지막으로서 Ti막과 W막의 다중 박막을 형성하는 단계; 상기 Ti막과 W막의 다중 박막으로 이루어진 확산방지막 상에 텅스텐막을 형성하는 단계; 상기 텅스텐막, Ti막과 W막의 다중 박막으로 이루어진 확산방지막, 폴리실리콘막 및 산화막을 식각하여 텅스텐 게이트를 형성하는 단계; 및 상기 텅스텐 게이트 형성시 발생된 식각 결함이 회복되도록 기판 결과물에 대해 선택적 산화 공정을 수행하는 단계를 포함한다.
여기서, 상기 게이트용 산화막은 30∼50Å 두께로 형성하고, 상기 폴리실리 콘막은 600∼800Å 두께로 형성하며, 상기 텅스텐막은 400∼500Å 두께로 형성한다.
상기 확산방지막의 Ti막과 W막은 각각 5∼15Å 두께로 형성한다.
이때, 상기 Ti막과 W막의 다중 박막은 Ti막을 제1층막으로 하여 W막과 Ti막을 교번적으로 적층하는 형태로 형성하되, Ti막과 W막을 4층 내지 10층 적층하여 형성한다.
한편, 상기 선택적 산화 공정은 기판 표면과 산화막 및 폴리실리콘막 측면에 25∼30Å 두께의 산화막이 성장되도록 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 액티브 영역을 한정하는 소자분리막(22)이 구비된 반도체 기판(21) 상에 게이트용 산화막(23)과 폴리실리콘막(24)을 차례로 형성한다. 여기서, 상기 게이트용 산화막은 30∼50Å 두께로 형성하고 상기 폴리실리콘막은 600∼800Å 두께로 형성한다.
다음으로, 상기 폴리실리콘막(24) 상에 Ti막(a)과 W막(b)의 다중 박막으로 이루어진 확산방지막(25)을 형성한다.
이때, 상기 Ti막(a)과 W막(b)은 각각 5∼15Å 두께로 형성한다. 또한, 상기 Ti막(a)과 W막(b)의 다중 박막은 Ti막을 제1층막으로 하여 W막(b)과 Ti막(a)을 교번적으로 적층하는 형태로 형성하되, Ti막(a)과 W막(b)을 4층 내지 10층 적층하여 형성한다.
그런다음, 상기 Ti막(a)과 W막(b)의 다중 박막으로 이루어진 확산방지막(25) 상에 텅스텐막(26)을 400∼500Å 두께로 형성한다.
그리고 나서, 상기 텅스텐막(26) 상에 게이트를 위한 하드마스크막(27)을 형성한다. 이때, 상기 하드마스크막(27)은 질화막으로 형성하며, 그 두께는 2500∼3000Å로 형성한다.
도 2b를 참조하면, 상기 하드마스크막을 패터닝하여 게이트를 위한 하드마스크 패턴(27)을 형성한 후, 상기 하드마스크 패턴(27)을 식각 장벽으로 이용해서, 상기 텅스텐막(26), Ti막(a)과 W막(b)의 다중 박막으로 이루어진 확산방지막(25), 폴리실리콘막(24) 및 산화막(23)을 순차로 식각하여 텅스텐 게이트(30)를 형성한다.
도 2c를 참조하면, 상기 텅스텐 게이트(30) 형성시 발생된 식각 결함이 회복되도록 기판 결과물에 대해 선택적 산화 공정을 수행한다. 이때, 상기 선택적 산화 공정은 기판 표면(21)과 산화막(23) 및 폴리실리콘막(24) 측면에 25∼30Å 두께의 산화막(28)이 성장되도록 수행한다.
상기 선택적 산화 공정의 결과로서, 기판 표면(21)과 산화막(23) 및 폴리실리콘막(24) 측면에 산화막(28)이 성장될 뿐 아니라, 아울러, 상기 확산방지막(25)과 폴리실리콘막(24)의 계면에 TiSi2막과 WSix막과 같은 실리사이드막이 발생된다.
본 발명에서는, 종래의 WN막 대신에 Ti막(a)과 W막(b)으로 이루어진 다중 박막을 확산방지막(25)으로 적용하였다. 종래의 WN막은 상기 선택적 산화 공정시 폴리실리콘막과 반응하여 SiNx막과 SiON막과 같은 유전막을 형성시켰고, 상기 SiNx막과 SiON막들은 게이트 전극의 저항을 높여 워드라인(Word Line) 신호 지연(RC delay) 현상을 유발하고, 이에 따라, 소자의 동작 속도가 저하되는 문제점을 발생한다.
그러나, 본 발명에서 적용한 Ti막과 W막으로 이루어진 다중 박막은, 상기 선택적 산화 공정시 폴리실리콘막(24)과 반응하여, 전술한 바와 같이, 실리사이드 물질인 TiSi2막과 WSix막을 형성시킨다. 상기 TiSi2막과 WSix막은 폴리실리콘막(24)의 확산방지막 역할을 수행할 뿐 아니라, 아울러, 텅스텐막(26)과 폴리실리콘막(24)의 계면 저항을 낮추어주는 역할을 한다. 이에 따라, 본 발명에서는, 종래 WN막에서 발생된 SiNx막과 SiON막들에서 기인하는 워드라인(Word Line) 신호 지연(RC delay) 현상이 방지되어, 결과적으로, 소자의 동작 속도가 향상되는 효과를 얻을 수 있다.
도 2d를 참조하면, 상기 결과물 상에 CVD 공정으로 산화막 또는 질화막으로 이루어진 절연막을 증착하고, 상기 절연막을 에치백하여 상기 텅스텐 게이트(30)의 양 측벽에 스페이서(29)를 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은, 종래의 WN막 대신에 Ti막과 W막으로 이루어진 다중 박막을 확산방지막으로 적용함으로써, 선택적 산화 공정시 종래 WN막에서 발생된 SiNx막과 SiON막들에서 기인하는 워드라인(Word Line) 신호 지연(RC delay) 현상이 방지되어 소자의 동작 속도가 향상되는 효과를 얻을 수 있다. 이에 따라, 상기 본 발명의 방법은 고속 소자의 제조에 매우 유리하게 적용할 수 있다.
또한, 본 발명에서는, 확산방지막으로 적용한 Ti막과 W막으로 이루어진 다중 박막이 선택적 산화 공정시 폴리리실리콘막과 반응하여 실리사이드 물질인 TiSi2막과 WSix막을 형성함으로써, 확산방지 효과와 더불어 텅스텐막과 폴리실리콘막의 계면 저항을 낮추는 효과를 얻을 수 있고, 이에 따라, 게이트 전극의 신뢰성이 향상된다.
Claims (6)
- 반도체 기판 상에 게이트용 산화막을 형성하는 단계;상기 게이트용 산화막 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상에 확산방지막으로서 Ti막과 W막의 다중 박막을 형성하는 단계;상기 Ti막과 W막의 다중 박막으로 이루어진 확산방지막 상에 텅스텐막을 형성하는 단계;상기 텅스텐막, Ti막과 W막의 다중 박막으로 이루어진 확산방지막, 폴리실리콘막 및 산화막을 식각하여 텅스텐 게이트를 형성하는 단계; 및상기 텅스텐 게이트 형성시 발생된 식각 결함이 회복되도록 기판 결과물에 대해 선택적 산화 공정을 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 게이트용 산화막은 30∼50Å 두께로 형성하고, 상기 폴리실리콘막은 600∼800Å 두께로 형성하며, 상기 텅스텐막은 400∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 확산방지막의 Ti막과 W막은 각각 5∼15Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 Ti막과 W막의 다중 박막은 Ti막을 제1층막으로 하여 W막과 Ti막을 교번적으로 적층하는 형태로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서, 상기 Ti막과 W막의 다중 박막은 Ti막과 W막이 4층 내지 10층으로 적층된 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 선택적 산화 공정은 기판 표면과 산화막 및 폴리실리콘막 측면에 25∼30Å 두께의 산화막이 성장되도록 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050040708A KR100668844B1 (ko) | 2005-05-16 | 2005-05-16 | 반도체 소자의 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050040708A KR100668844B1 (ko) | 2005-05-16 | 2005-05-16 | 반도체 소자의 게이트 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060118183A KR20060118183A (ko) | 2006-11-23 |
| KR100668844B1 true KR100668844B1 (ko) | 2007-01-16 |
Family
ID=37705447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050040708A KR100668844B1 (ko) | 2005-05-16 | 2005-05-16 | 반도체 소자의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100668844B1 (ko) |
-
2005
- 2005-05-16 KR KR1020050040708A patent/KR100668844B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20060118183A (ko) | 2006-11-23 |
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