KR100616500B1 - 반도체소자의 게이트 전극 및 그 제조 방법 - Google Patents
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Abstract
낮은 비저항을 갖는 메탈 상부에 버퍼 역할을 하는 텅스텐실리사이드를 형성한 후 그 위에 하드마스크를 형성하여, 하드마스크에서 유발되는 기계적 스트레스를 완화시켜 주는데 적합한 구조의 게이트 전극 및 그 제조 방법이 개시되어 있는 바, 본 발명의 게이트 전극 구조는, 반도체기판상에 형성된 게이트절연층; 및 상기 게이트절연층 상에 패턴된 게이트 스택을 포함하고, 상기 게이트 스택은 하부층 폴리실리콘층과 상부층 메탈층 및 최상부층 하드마스크 절연층을 구비하며, 상기 메탈층과 상기 하드마스크 절연층 사이에는 상기 하드마스크 절연층에 의해 야기되는 스트레스를 완화시키기 위한 스트레스 버퍼층이 형성된 것을 특징으로 한다. 이와 같이 본 발명에 따른 게이트 스택은 하드마스크 하부에 스트레스 버퍼층을 구비하고 있으므로, 하드마스크의 스트레스를 버퍼층이 완화시켜 주게된다. 또한 텅스텐실리사이드막을 스트레스 버퍼층으로사용하게 되는 경우 텅스텐실리사이드막 내에 존재하는 플로린(F)이 그 하부의 게이트산화막으로 확산되어 게이트산화막의 계면 특성 및 전기적 스트레스에 의한 면역력을 향상시켜준다.
게이트, 폴리메탈, 스트레스, 버퍼층, 텅스텐실리사이드
Description
도 1a 내지 도 1d는 종래기술에 따른 폴리메탈 게이트 전극 제조 방법으로서, W/WNx/Poly-Si 게이트 전극을 제조하기 위한 공정 단면도,
도 2a 내지 도 2e는 종래기술의 문제점을 나타내는 실험 데이터,
도 3은 본 발명의 바람직한 실시예에 따른 게이트전극 구조를 나타낸 단면도,
도 4a 내지 도 4f는 도 3의 구조를 제조하기 위한 방법을 나타낸 공정 단면도,
도 5는 본 발명의 다른 실시예에 따른 게이트전극 구조를 나타낸 단면도.
※ 도면의 주요부분에 대한 부호의 설명
401 : 실리콘기판 402 : 게이트산화막
403 : 폴리실리콘층 404 : 확산베리어 텅스텐질화막
405 : 텅스텐층 406 : 스트레스 버퍼용 텅스텐 실리사이드막
407 : 하드마스크 질화막 408 : 재성장된 산화막
400 : 게이트 스택
본 발명은 반도체 소자의 게이트 전극 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 비저항이 낮은 메탈을 게이트 전극으로 적용할 때 하드마스크와 메탈 간의 스트레스 부조화에 따른 소자의 특성 저하를 방지하기 위한 게이트 전극 구조 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, DRAM과 같은 반도체소자 제조 공정중에서 MOSFET의 게이트 전극은 폴리실리콘(Poly-Si)을 사용하여 형성하여 왔으나, 고집적화로 인한 게이트 선폭의 미세화됨에 따라서 도핑된 폴리실리콘만으로는 그 자체의 높은 비저항 특성으로 인하여 빠른 동작을 요구하는 소자에 적용하기가 어렵다.
이러한 점은 반도체 소자의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 텅스텐실리사이드(WSix), 티타늄실리사이드 등의 고융점 메탈(refractory metal) 실리사이드막을 이용한 예컨대 WSix/Poly-Si와 같은 폴리사이드(polycide) 구조의 게이트 전극 기술이 대두되었다. 하지만, 폴리사이드 구조의 게이트 전극 또한 90nm이하의 게이트 선폭에서는 급격히 면저항이 증가하기 때문에 초고집적화된 반도체 소자의 동작 속도 향상에 한계가 있다.
최근에는 텅스텐(W)과 같은 고융점 메탈을 게이트 전극으로 사용하는 기술로서 W/WNx/Poly-Si 구조와 같은 폴리메탈(Polymetal) 게이트 전극 구조를 사용하게 된다. W/WNx/Poly-Si 게이트 전극 구조는 WSix/Poly-Si 게이트 전극 구조에 비하여 1/5 정도의 낮은 저항을 갖는 장점을 갖는다. W/WNx/Poly-Si 게이트 전극 구조에서 텅스텐질화막(WNx)은 상부층 텅스텐(W)과 하부층 폴리실리콘(Poly-Si) 사이에 형성되는 확산베리어(Diffusion Barrier)이다.
한편, W/WNx/Poly-Si 게이트 전극 구조는 비저항이 낮다는 장점이 있기는 하나, 텅스텐(W) 상부에 증착되는 하드마스크(Hard mask)에 의한 기계적인 스트레스가 심각하여 소자에 악영향을 미치는 문제점이 있다.
상술한 종래기술 및 그 문제점을 첨부된 도면을 참조하여 자세히 살펴본다.
도 1a 내지 도 1d는 종래기술에 따른 폴리메탈 게이트 전극 제조 방법으로서, W/WNx/Poly-Si 게이트 전극을 제조하기 위한 공정 단면도이다.
도 1a를 참조하면, 실리콘기판(101) 상에 게이트산화막(102)과 게이트용 폴리실리콘층(103), 확산베리어용 텅스텐질화층(WNx)(104) 및 게이트용 텅스텐층(105)을 차례로 적층한다.
이어서, 도 1b를 참조하면, 텅스텐층(105) 상에 하드마스크 질화층(106)을 형성한다.
여기서, 하드마스크 질화층(106)을 사용하는 이유는 DRAM 소자의 필수 제조 공정인 자기정렬콘택(SAC; Self-aligned contact) 공정이 가능하다는 장점이 있기 때문이며, 최근에는 게이트 선폭이 100nm이하로 작아지면서 서로 이웃하는 게이트 라인간 간격 역시 좁아져서 자기정렬콘택 식각시에 로딩 효과(Loading effect)가 발생하므로 이에 따른 공정마진을 높이기 위하여 매우 두꺼운 하드마스크 질화층이 요구되는 실정이다.
이어서, 도 1c와 같이 게이트 패터닝을 위한 포토레지스트 패턴(107)을 형성하고, 도 1d와 같이 포토레지스트 패턴(107)을 식각 베리어로 하여 마스크 절연층(106), 텅스텐층(105), 텅스텐질화층(WNx)(104) 및 폴리실리콘층(103)을 식각하여 게이트 스택(100)을 형성한다.
이후에, 게이트 재산화 공정을 실시하고, LDD 이온주입, 게이트 측벽 스페이서 형성, 소스/드레인 이온주입 공정 등 통상적인 일련의 트랜지스터 제조를 위한 공정을 수행하여 MOSFET 제조를 완료한다.
도 2a 내지 도 2c는 종래기술의 문제점을 나타내는 것으로, 폴리사이드 구조인 HM NIT/WSix/Poly-Si의 게이트 스택 - HM NIT는 하드마스크 질화막 임- 에서는 실리사이드막(WSix)이 버퍼 역할을 하여 하드마스크 질화막에서 유발되는 기계적인 스트레스가 소자에 크게 영향을 주지 않는 반면에(도 2a 참조), HM NIT/W/WNx/Poly-Si의 게이트 스택에서는 텅스텐(W)이 상하부층인 하드마스크 질화층(HM NIT)과 폴리실리콘층(Poly-Si)에 비해서 열팽창계수가 2배 이상 크기 때문에 박막 각각의 스 트레스와 후속 열공정시 열팽창 차이에 의한 스트레스가 크게 유발된다(도 2b 참조).
이렇게 유발된 기계적인 스트레스가 소자의 특성을 열화시켜 DRAM 및 여러 소자에서 리프레쉬(Refresh) 및 신뢰성을 크게 열화시키고 있다. 그 예를 살펴보면 WSix/Poly-Si의 게이트에 비해 W/WNx/Poly-Si의 게이트 상부에 하드마스크 질화막이 존재하는 경우의 모스커패시터 구조에서 게이트산화막(SiO2)과 실리콘기판 계면 트랩 밀도(Dit: Interface Trap Density)가 열화되는 것을 관찰할 수 있으며(도 2c), 전기적 스트레스를 가해준 후 측정된 게이트산화막에서의 산화막 트랩 밀도 증가에 의한 C-V 히스테리시스(hysteresis) 및 스트레스 감소 누설 전류(SILC : Stress-induced leakage current) 특성이 상대적으로 크게 열화되는 것을 알 수 있다(도 2d 및 도 2e). 이와 같은 열화 원인의 가장 큰 인자는 하드마스크가 매우 큰 스트레스를 유발하여 소자를 열화시키기 때문이다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로서, 낮은 비저항을 갖는 메탈 상부에 버퍼 역할을 하는 텅스텐실리사이드를 형성한 후 그 위에 하드마스크를 형성하여, 하드마스크에서 유발되는 기계적 스트레스를 완화시켜 주는데 적합한 구조의 게이트 전극 및 그 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 게이트 전극은, 반도체기판상에 형성된 게이트절연층; 및 상기 게이트절연층 상에 패턴된 게이트 스택을 포함하고, 상기 게이트 스택은 하부층 폴리실리콘층과 상부층 메탈층 및 최상부층 하드마스크 절연층을 구비하며, 상기 메탈층과 상기 하드마스크 절연층 사이에는 상기 하드마스크 절연층에 의해 야기되는 스트레스를 완화시키기 위한 스트레스 버퍼층이 형성된 것을 특징으로 한다.
이와 같이 본 발명에 따른 게이트 스택은 하드마스크 하부에 스트레스 버퍼층을 구비하고 있으므로, 하드마스크의 스트레스를 버퍼층이 완화시켜 주게된다. 또한 텅스텐실리사이드막을 스트레스 버퍼층으로사용하게 되는 경우 텅스텐실리사이드막 내에 존재하는 플로린(F)이 그 하부의 게이트산화막으로 확산되어 게이트산화막의 계면 특성 및 전기적 스트레스에 의한 면역력을 향상시켜준다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예 및 그 작용효과를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예에 따른 게이트전극 구조를 나타낸 단면도이고, 도 4a 내지 도 4f는 도 3의 구조를 제조하기 위한 방법을 나타낸 공정 단면도이다.
도 3을 참조하면, 실리콘기판(301)상에 게이트산화막(302)이 형성되어 있고, 게이트산화막(102) 상에 게이트 스택(300)이 패턴되어 있다.
게이트 스택(300)은 폴리실리콘층(303)과 텅스텐층(305) 및 하드마스크 질화층(307)이 적층되어 있되, 텅스텐층(305)과 하드마스크 질화층(307) 사이에 스트레스 버퍼층으로서 텅스텐실리사이드층(306)이 개재되어 있다.
폴리실리콘층(303)과 텅스텐층(305) 사이에는 확산베리어층으로서 텅스텐질화막(WNx)(304)이 형성되어 있는 바, 확산베리어 텅스텐질화막(304)은 SiNx, TiAlxNy, HfNx, ZrNx, TaNx, TiNx, AlN
x, TaSixNy, TiAlxNy의 그룹으로부터 선택된 어느 하나로 대체가 가능하다. 확산베리어 텅스텐질화층(304)은 그 생략이 가능하다.
그리고, 텅스텐층(305)은 Mo, Ta, Ti, Ru, Ir 및 Pt의 그룹으로부터 선택된 어느 하나로 대체가 가능하고, PVD 또는 CVD 법으로 증착할 수 있으며, 또한 증착 두께는 50∼1000Å으로 할 수 있다.
텅스텐실리사이드(WSix)층(306)은 W : Si의 비율이 약 1: 0.5∼ 1: 2.5의 조성을 가지며, 50∼1000Å의 두께로 형성 할 수 있고, 텅스텐실리사이드(WSix) 박막 내에 존재하는 플로린(F)의 농도를 약 25% 이하로 한다. 텅스텐실리사이드막 이외에도 다른 메탈실리사이드막을 스트레스 버퍼층으로 사용할 수 있다.
하드마스크로는 질화층(Si3N4) 대신에 Al2O3와 같은 절연막이 적용가능하며, 저유전율 절연막인 HfSixOy, ZrSixOy, HfO2, ZrO
2 등도 적용 가능하다. 그 두께는 10 ∼5000Å으로 할 수 있다.
본 발명에 따른 게이트 스택은 하드마스크 하부에 스트레스 버퍼층을 구비하고 있으므로, 하드마스크의 스트레스를 버퍼층이 완화시켜 주게된다. 또한 텅스텐실리사이드막을 스트레스 버퍼층으로 사용하게 되는 경우 텅스텐실리사이드막 내에 존재하는 플로린(F)이 그 하부의 게이트산화막(302)으로 확산되어 게이트산화막의 계면 특성 및 전기적 스트레스에 의한 면역력을 향상시켜준다.
도 4a 내지 도 4f를 참조하여 도 3의 구조를 제조하기 위한 방법을 살펴본다.
도 4a를 참조하면, 실리콘기판(401) 상에 게이트산화막(402)과 폴리실리콘층(403)을 적층한다.
여기서 게이트산화막(402)은 SiO2 대신에 질화산화막(oxynitride)와 같이 질소(nitrogen)가 포함된 절연막을 사용할 수 있으며, Hf, Zr, Al, Ta, Ti, Ce, Pr, La 등이 포함된 금속산화물과 같은 저유전율(high-k) 절연 물질을 사용할 수도 있다. 또한 폴리실리콘층(403) 대신에 poly-Si1-xGex (x=0.01∼0.99)를 사용할 수도 있다.
이어서, 도 4b를 참조하면, 확산베리어인 텅스텐질화층(WNx)(404)과 텅스텐층(405)을 적층한다. 확산베리어층은 그 생략이 가능하다. 그리고 본 실시예에서는 메탈로서 텅스텐층(405)을 사용하였으나, 그 이외에 Mo, Ta, Ti, Ru, Ir 및 Pt 등 메탈을 사용할 수 있고, 확산베리어는 텅스텐질화막(WNx) 이외에 SiNx, TiAlx
Ny, HfNx, ZrNx, TaNx, TiNx, AlNx, TaSixN
y, TiAlxNy 등을 사용하는 것이 가능하다. 텅스텐층(405)는 PVD 방법 또는 CVD 방법으로 증착할 수 있고, 그 증착 두께는 약 50∼1000Å로 할 수 있다.
이어서, 도 4c를 참조하면, 텅스텐층(405) 상에 스트레스 버퍼층으로서 텅스텐실리사이드막(406)을 형성하고, 도 4d와 같이 하드마스크 질화층(407)을 형성한다. 하드마스크 질화층(407)은 CVD, PECVD, ALD 방법으로 증착할 수 있고, 또한 식각시 식각선택비를 향상시키기 위하여 O2, D2O, N2 또는 그 혼합 기체분위기에서 10∼30분간 400∼1000℃로 열처리 할 수 있다.
이어서, 도 4e와 같이 게이트 마스크 및 식각 공정으로 게이트 스택(400)을 패터닝한다.
이어서, 도 4f는 게이트 재산화를 실시하여 게이트산화막(402) 및 폴리실리콘층(403)에 산화막(408)을 재성장시킨 상태이다. 재산화 시에 텅스텐층(405)의 이상 산화를 억제하면서 실리콘기판(401) 및 폴리실리콘층(403)을 산화시켜주기 위해 RF 또는 마이크로웨이브(macro wave)를 이용한 플라즈마 산화(plasma oxidation)를 진행하는 것이 바람직하고, 플라즈마 형성시 Ar, Kr 등의 가스를 이용할 수 있고, 15GHz이하의 RF 및 마이크로웨이브를 형성하며, 450℃ 이하의 온도에서 H2, D2, O2 등의 가스를 적용할 수 있다. 또한 H2-리치(rich)/O
2 분위기에서 산화하는 선택적 재산화(selective oxidation) 공정도 적용할 수 있다.
이후, LDD 이온주입, 게이트 측벽 스페이서 형성, 소스/드레인 이온주입 공 정 등 트랜지스터 제조를 위한 통상의 일련의 공정을 수행하여 MOSFET 제조를 완료한다.
도 5는 본 발명의 다른 실시예에 따른 게이트전극 구조를 나타낸 단면도로서, 실리콘기판(501)상에 게이트산화막(502)이 형성되어 있고, 게이트산화막(502) 상에 게이트 스택(500)이 패턴되어 있다.
게이트 스택(500)은 폴리실리콘층(503)과 확산베리어와 게이트 메탈로서의 역할을 하는 텅스텐질화층(504) 및 하드마스크 질화층(507)이 적층되어 있되, 텅스텐질화층(504)과 하드마스크 질화층(507) 사이에 스트레스 버퍼층으로서 텅스텐실리사이드층(506)이 개재되어 있다.
텅스텐질화층(504)은 제조 공정중에는 확산베리어의 역할을 하고, 이후 후속 열공정시 텅스텐질화층(504) 내의 질소(N)는 후속 열공정시 쉽게 분해되어 외부 확산되기 때문에 텅스텐질화층(504)은 실질적인 텅스텐층이 되게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따른 게이트 전극은 하드마스크 하부에 스트레스 버퍼층을 구비하고 있으므로, 하드마스크의 스트레스를 버퍼층이 완화시켜 주게 된다. 또한 텅스텐 실리사이드막을 스트레스 버퍼층으로 사용하게 되는 경우 텅스텐실리사이드막 내에 존재하는 플로린(F)이 그 하부의 게이트산화막으로 확산되어 게이트산화막의 계면 특성 및 전기적 스트레스에 의한 면역력을 향상시켜준다.
결국, 소자의 리프레쉬 특성 및 신뢰성을 개선시키고, 아울러 본 발명의 게이트전극 구조가 적용된 DRAM와 같은 반도체 소자의 제조 공정에서 하드마스크를 이용할 수 있기 때문에 자기정렬콘택 공정도 가능하다는 장점이 있다.
Claims (12)
- 반도체기판상에 형성된 게이트절연층; 및상기 게이트절연층 상에 패턴된 게이트 스택을 포함하고,상기 게이트 스택은 하부층 폴리실리콘층과 상부층 메탈층 및 최상부층 하드마스크 절연층을 구비하며, 상기 메탈층과 상기 하드마스크 절연층 사이에는 상기 하드마스크 절연층에 의해 야기되는 스트레스를 완화시키기 위한 스트레스 버퍼층이 형성된반도체 소자의 게이트 전극.
- 제1항에 있어서,상기 스트레스 버퍼층은 메탈실리사이드막인 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 제1항 또는 제2항에 있어서,상기 스트레스 버퍼층은 텅스텐실리사이드막인 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 제1항 또는 제2항에 있어서,상기 메탈층은 W, Mo, Ta, Ti, Ru, Ir 및 Pt의 그룹으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 제1항 또는 제2항에 있어서,상기 폴리실리콘층과 상기 메탈층 사이에 개재된 확산베리어층을 더 포함하며, 상기 확산베리어층은 WNx, Si3N4, SiNx, TiAlxN y, HfNx, ZrNx, TaNx, TiNx, AlNx, TaSixNy, TiAlxNy의 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 제3항에 있어서,상기 텅스텐실리사이드층은 W : Si의 비율이 약 1: 0.5 ∼ 1: 2.5의 조성을 가지며, 50∼1000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 제3항에 있어서,상기 텅스텐실리사이드층은 박막 내에 약 25% 이하의 플로린(F)의 농도를 갖는 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 반도체기판상에 게이트절연층을 형성하는 단계;상기 게이트절연층 상에 폴리실리콘층 및 메탈층을 적층하는 단계;상기 메탈층 상에 스트레스 완화를 위한 스트레스 버퍼층을 형성하는 단계;상기 스트레스 버퍼층 상에 하드마스크 절연층을 형성하는 단계; 및게이트전극 마스크 및 식각 공정으로 상기 하드마스크 절연층, 상기 스트레스 버퍼층, 상기 메탈층 및 상기 폴리실리콘층을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 제조 방법.
- 제8항에 있어서,상기 메탈층은 텅스텐층 또는 텅스텐질화층 또는 텅스텐질화층과 텅스텐층이 적층된 것을 특징으로 하는 반도체 소자의 게이트 전극 제조 방법.
- 제8항에 있어서,상기 스트레스 버퍼층은 텅스텐실리사이드층인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제10항에 있어서,상기 텅스텐실리사이드층은 W : Si의 비율이 약 1: 0.5 ∼ 1: 2.5의 조성을 가지며, 50∼1000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 제조 방법.
- 제10항에 있어서,상기 텅스텐실리사이드층은 박막 내에 약 25% 이하의 플로린(F)의 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 제조 방법.
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