KR100558045B1 - 확산배리어를 포함하는 텅스텐폴리메탈게이트를 갖는반도체소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 게이트재산화공정시 확산배리어가 이상산화되는 것을 방지하면서 텅스텐막이 산화되는 것을 방지할 수 있는 텅스텐폴리메탈게이트를 갖는 반도체 소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판의 표면 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 실리콘막, 확산배리어, 텅스텐막 및 하드마스크의 순서로 적층된 텅스텐폴리메탈게이트를 형성하는 단계, 상기 텅스텐폴리메탈게이트의 양측벽에 접하는 산화막으로 된 프리스페이서를 형성하는 단계, 및 선택적 게이트재산화공정을 진행하여 상기 프리스페이서 아래에서 상기 실리콘막의 일부 측벽에 접하는 측벽산화막을 형성함과 동시에 상기 측벽산화막 아래의 상기 텅스텐폴리메탈게이트의 에지 바닥에 게이트버즈빅을 형성하는 단계를 포함한다.
게이트버즈빅, 게이트재산화, 텅스텐폴리메탈게이트, 산화막프리스페이서, 원자층증착, ALD

Description

확산배리어를 포함하는 텅스텐폴리메탈게이트를 갖는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH TUNGSTEN POLY METAL GATE INCLUDING DIFFUSION BARRIER AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1e는 종래기술에 따른 텅스텐폴리메탈게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도,
도 2는 본 발명의 실시예에 따른 텅스텐폴리메탈게이트를 갖는 반도체소자의 구조를 도시한 구조 단면도,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 텅스텐폴리메탈게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트절연막
23 : 폴리실리콘막 24 : 티타늄질화막
25 : 텅스텐막 26 : 하드마스크
27a : 산화막 프리스페이서 28 : 게이트버즈빅(GBB)
본 발명은 반도체 제조 기술에 관한 것으로, 특히 텅스텐폴리메탈게이트전극을 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.
최근에 게이트전극의 저항을 낮추기 위해 텅스텐실리사이드/폴리실리콘의 폴리사이드 게이트전극 및 좀더 낮은 저항을 갖는 텅스텐/텅스텐질화막/폴리실리콘과 같은 텅스텐 폴리메탈게이트전극 구조를 사용하고 있다.
텅스텐폴리메탈게이트전극의 경우는 텅스텐폴리사이드 게이트전극에 비해 최소 1/5, 최대 1/10 정도의 낮은 저항을 갖는 장점이 있는 반면, 후속 어닐 또는 게이트재산화(Gate re-oxidation) 공정시 텅스텐질화막의 질소가 분해되면서 2nm∼3nm의 불균일한 실리콘질화막(SiN) 및 실리콘산화질화막(SiON)와 같은 절연층이 텅스텐과 폴리실리콘 사이의 계면에 형성된다. 이렇게 텅스텐과 폴리실리콘 계면에 형성된 절연층은 RC 지연(Delay) 등의 소자 동작 특성에 영향을 주는데, 특히 고주파의 고속동작시 오동작을 유발시킬 수 있다.
따라서, 후속 고온 열공정에 의해 분해되기 쉬운 텅스텐질화막 대신 열적으로 안정한 티타늄질화막(TiN)을 텅스텐과 폴리실리콘의 확산배리어로 사용하면 텅스텐과 폴리실리콘 계면의 절연층 생성을 최소화할 수 있다. 하지만, 티타늄질화막의 경우, 600℃ 이상의 선택적 게이트재산화(Selective gate re-oxidation) 공정시 이상산화가 발생하는 문제가 있다.
일반적으로, 반도체 소자 제조 공정시 게이트 재산화공정은 게이트식각후 식각시 발생한 게이트절연막에 생긴 마이크로트렌치(Micro trench) 및 플라즈마데미지(Plasma damage)를 회복시켜 주며, 실리콘기판에 남아 있는 잔류 전극 물질의 산화 및 게이트 에지에 있는 게이트절연막의 두께를 증가시켜 게이트 버즈빅(Gate Bird's Beak; GBB)을 형성해주므로써 소자의 신뢰성을 향상시키기 위한 목적으로 진행이 되고 있다. 특히, 게이트 에지쪽에 있는 게이트절연막은 그 두께 및 막의 품질에 의해 핫캐리어(Hot carrier) 특성, 서브스레스홀드(Sub-threshold) 특성(오프누설, GIDL 등), 펀치쓰루(Punch-through) 특성, 소자 동작 속도, 신뢰성 등에 매우 큰 영향을 미치게 된다. 따라서, 게이트 에지 부분에 GBB를 형성시키기 위한 게이트재산화 공정은 필수적으로 진행되어야 한다.
텅스텐폴리메탈게이트전극의 경우, O2 또는 H2O 분위기에서의 게이트재산화 공정을 진행할 경우, 텅스텐이 산화되면서 급격하게 부피가 팽창하는 문제가 있다. 따라서, 게이트 재산화 공정시 H2 분위기에서 H2O 또는 O2를 소량 혼합하여 열처리하므로써 텅스텐과 텅스텐질화막은 산화를 시키지 않고, 폴리실리콘 및 실리콘기판만을 산화시키는 공정을 사용해야 한다. 이러한 공정을 통상적으로 선택적 게이트 재산화 공정이라 일컬으며, 위에서 언급한 바와 같이 GGB는 핫캐리어 및 GIDL 특성과 밀접한 관계가 있기 때문에 그 크기를 가능하면 크게 해야 한다.
전술한 바와 같은 선택적 게이트 재산화 공정을 TiN을 확산배리어로 사용하는 텅스텐폴리메탈 게이트(W/TiN/폴리실리콘)에 적용하는 경우에는, 텅스텐(W)은 산화시키지 않지만, 티타늄질화막(TiN)은 산화시킬 수 있기 때문에, 게이트재산화 분위기에 티타늄질화막(TiN)이 노출되어서는 안된다.
이러한 티타늄질화막의 이상 산화를 방지하기 위해서는 질화막 프리스페이서(Nitride pre-spacer) 공정을 도입한다.
도 1a 내지 도 1e는 종래기술에 따른 텅스텐폴리메탈게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 소자분리, 웰 및 채널이온주입(도시 생략)이 형성된 반도체 기판(11) 위에 게이트절연막(12)을 형성한다.
다음으로, 게이트절연막(12) 상에 폴리실리콘막(13)을 증착한다. 이어서, 폴리실리콘(13) 상부에 확산배리어(Diffusion barrier) 역할을 하는 티타늄질화막(TiN, 14)을 증착하고, 티타늄질화막(14) 상에 텅스텐막(15)을 증착한다.
다음으로, 텅스텐막(15) 상에 하드마스크(16)를 형성한다.
도 1b에 도시된 바와 같이, 감광막 도포, 노광 및 현상을 통해 게이트마스크(도시 생략) 공정후, 게이트마스크를 식각배리어로 하드마스크(16), 텅스텐막(15) 및 티타늄질화막(14)을 모두 식각하고 연속해서 폴리실리콘막(13)을 식각하되, 폴리실리콘막(13)은 표면으로부터 일부만 식각하여 텅스텐폴리메탈게이트(100)를 일부 완성한다.
도 1c에 도시된 바와 같이, 게이트마스크를 스트립한 후, 전면에 프리스페이서용 질화막(17)을 증착한다. 이때, 프리스페이서용 질화막(27)은 Si3N4로 형성한 다.
도 1d에 도시된 바와 같이, 프리스페이서용 질화막(17)을 전면 건식식각하여 텅스텐폴리메탈게이트(100)의 양측벽에 접하는 프리스페이서(17a)를 형성하고, 이어서 프리스페이서(17a) 하부에 드러나는 폴리실리콘막(13)을 식각하여 텅스텐폴리메탈 게이트(100a) 구조를 완성한다.
위와 같은 텅스텐폴리메탈 게이트(100a)는 폴리실리콘막(13), 티타늄질화막(14), 텅스텐막(15) 및 하드마스크(16)의 순서로 적층된 구조를 갖고 형성되며, 폴리실리콘막(13)의 에지(13a)에 안착되는 프리스페이서(17a)가 폴리실리콘막(13), 티타늄질화막(14), 텅스텐막(15) 및 하드마스크(16)의 순서로 적층된 구조의 양측벽에 접하는 구조로 형성된다.
도 1e에 도시된 바와 같이, 수소(H2) 분위기에서 선택적게이트재산화 공정을 진행하여 측벽폴리실리콘산화막(13b) 및 GBB(18)를 형성한다. 여기서, 측벽폴리실리콘산화막(13b)은 폴리실리콘막(13)의 에지(13a) 부분이 게이트재산화공정에 의해 산화된 것이고, 폴리실리콘막(13) 아래에는 최초 증착된 두께를 유지하는 게이트절연막(12)이 여전히 잔류하며, GGB(18)를 포함하는 GGO(Gate Graded oxide, 12a)가 반도체 기판(11)의 표면 상에 형성된다. 상기 게이트절연막(12), GGB(18) 및 GGO(12a)는 모두 게이트절연막이라고 볼 수 있으며, GGB(18)에 의해 텅스텐폴리메탈게이트(100a)의 에지에서 게이트절연막의 두께가 두꺼워진다.
전술한 바와 같이, 종래기술은 하드마스크(16), 텅스텐막(15) 및 티타늄질화 막(14)을 식각한 후 폴리실리콘막(13)을 부분 식각하고, 이어 얇은 질화막(17)을 증착하여 텅스텐폴리메탈게이트를 캡핑처리하고, 다시 질화막(17)의 전면식각 및 폴리실리콘막(13)의 식각을 진행하면, 도 1e와 같은 형태의 텅스텐폴리메탈게이트(100a)이 형성되며, 후속 게이트재산화 공정을 진행하면, 텅스텐막(25) 및 티타늄질화막(14)의 이상산화없이 측벽폴리실리콘산화막(13b) 및 GBB(18)가 형성된다.
상기와 같은 질화막 프리 스페이서 공정을 적용할 경우, 게이트재산화시 티타늄질화막(14)이 이상산화되는 것은 억제할 수 있지만, 질화막(17)이 텅스텐폴리메탈게이트(200)의 텅스텐막(15)과 티타늄질화막(14)의 측벽에 바로 증착되기 때문에 텅스텐막(15)의 측벽질화에 의해 시트저항(Rs) 증가가 발생하며, 또는 질화막(17)의 기계적스트레스(Mechanical stress)로 인해 소자의 신뢰성이 저하될 수 있는 문제점이 발생된다.
또한, 보론을 도펀트로 사용하는 p+ 폴리실리콘막을 갖는 텅스텐폴리메탈게이트 표면채널 PMOSFET 제작시에, 질화막(17)의 높은 온도, 높은 기계적 스트레스, 게이트재산화공정시의 높은 H2 결합(Incorporation)에 의해 보론 침투가 발생하여 소자 특성이 열화되는 문제가 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 게이트재산화공정시 확산배리어가 이상산화되는 것을 방지하면서 텅스텐막이 산화되는 것을 방지할 수 있는 텅스텐폴리메탈게이트를 갖는 반도체 소자 및 그의 제조 방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 프리스페이서로 사용된 질화막의 기계적스트레스로 인해 초래되는 소자의 신뢰성 열화를 방지할 수 있는 텅스텐폴리메탈게이트를 갖는 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 반도체기판, 상기 반도체기판의 표면 상에 형성된 게이트절연막, 상기 게이트절연막 상에 실리콘막, 확산배리어, 텅스텐막 및 하드마스크의 순서로 적층된 텅스텐폴리메탈게이트, 상기 텅스텐폴리메탈게이트의 양측벽에 접하는 산화막으로 된 프리스페이서, 상기 프리스페이서 아래에서 상기 실리콘막의 일부 측벽에 접하는 측벽산화막, 및 상기 측벽산화막 아래의 상기 텅스텐폴리메탈게이트의 에지 바닥에 형성된 게이트버즈빅을 포함하는 것을 특징으로 하며, 상기 프리스페이서는 상기 실리콘막의 일부 측벽을 덮으면서 상기 텅스텐폴리메탈게이트의 양측벽에 접하는 것을 특징으로 하고, 상기 프리스페이서는 원자층증착방식으로 형성한 산화막인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판의 표면 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 실리콘막, 확산배리어, 텅스텐막 및 하드마스크의 순서로 적층된 텅스텐폴리메탈게이트를 형성하는 단계, 상기 텅스텐폴리메탈게이트의 양측벽에 접하는 산화막으로 된 프리스페이서를 형성하는 단계, 및 선택적 게이트재산화공정을 진행하여 상기 프리스페이서 아래에서 상기 실리콘막의 일부 측벽에 접하는 측벽산화막을 형성함과 동시에 상기 측벽산화막 아래의 상기 텅스텐폴리메탈게이트의 에지 바닥에 게이트버즈빅을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 프리스페이서를 형성하는 단계는 상기 텅스텐폴리메탈게이트를 포함한 전면에 프리스페이서용 산화막을 증착하는 단계, 및 상기 프리스페이서용 산화막을 전면 건식식각하여 상기 프리스페이서를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 프리스페이서용 산화막은 150℃∼350℃ 온도에서 원자층증착방식으로 증착하는 것을 특징으로 하고, 상기 선택적 게이트재산화 공정은 300℃∼600℃의 산소플라즈마 분위기에서 진행하는 것을 특징으로 하며, 상기 선택적 게이트재산화 공정은 300℃∼600℃의 H2+O2 플라즈마분위기에서 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는, 저온 ALD-SiO2 프리 스페이서 공정 및 저온 산소플라즈마를 이용한 선택적게이트재산화공정을 이용하여 티타늄질화막을 확산배리어로 사용하는 텅스텐폴리메탈 게이트(W/TiN/Polysilicon)를 갖는 반도체소자 및 그 제조 방법을 제공한다.
도 2는 본 발명의 실시예에 따른 텅스텐폴리메탈게이트를 갖는 반도체소자의 구조를 도시한 구조 단면도이다.
도 2에 도시된 바와 같이, 반도체기판(21), 반도체기판(21)의 표면 상에 형성된 게이트절연막(22), 게이트절연막(22) 상에 폴리실리콘막(23), 티타늄질화막(24), 텅스텐막(25) 및 하드마스크(26)의 순서로 적층된 텅스텐폴리메탈게이트(200a), 폴리실리콘막(23)의 일부를 포함한 텅스텐폴리메탈게이트(200a)의 양측벽에 접하는 프리스페이서(27a), 프리스페이서(27a) 아래에서 폴리실리콘막(23)의 나머지 일부 측벽에 접하는 측벽폴리실리콘산화막(23b), 측벽폴리실리콘산화막(23b) 아래의 텅스텐폴리메탈게이트(200a)의 에지 바닥에 형성된 GGB(28)를 포함한다.
도 2와 같은 반도체소자에서, 프리스페이서(27a)는 GBB(28)와 측벽폴리실리콘산화막(23b)을 형성하기 위한 게이트재산화공정시에 티타늄질화막(24)과 텅스텐막(25)의 이상 산화를 방지하기 위해 원자층증착방식(Atomic Layer Deposition; ALD)으로 형성한 산화막으로서, 프리스페이서(27a)는 SiO2, Al2O3, HfO 2, ZrO2 또는 CeO2 중에서 선택된다. 후술하겠지만, 게이트재산화공정은, 티타늄질화막(24)과 텅스텐막(25)의 이상산화를 방지하기 위해 저온 산소플라즈마 방식을 이용한다.
도 3a 내지 도 3e는 도 2에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 소자분리, 웰 및 채널이온주입(도시 생략)이 형성된 반도체 기판(21) 위에 게이트절연막(22)을 형성한다.
다음으로, 게이트절연막(22) 상에 폴리실리콘막(23)을 증착한다. 이때, 폴리 실리콘막(23) 외에 폴리실리콘저마늄(polysilicon germanium)을 형성하거나, Ti, W, Ta, Hf 등이 포함된 실리사이드막을 형성할 수도 있다.
이어서, 폴리실리콘(23) 상부에 확산배리어(Diffusion barrier) 역할을 하는 티타늄질화막(TiN, 24)을 증착하고, 티타늄질화막(24) 상에 텅스텐막(25)을 증착한다.
이때, 티타늄질화막(24)의 두께는 50Å∼200Å이고, 티타늄질화막(24) 외에 다른 확산배리어 물질로 TaN, HfN 또는 ZrN 중에서 선택하여 형성할 수도 있다.
그리고, 텅스텐막(25) 증착전에 10Å∼100Å 두께의 텅스텐질화막(WN)을 형성시킬 수도 있다.
다음으로, 텅스텐막(25) 상에 하드마스크(26)를 형성한다. 이때, 하드마스크(26)는 게이트패터닝을 용이하게 할 목적 또는 자기정렬콘택(Self Aligned Contact; SAC) 형성을 위한 목적으로 도입한 것이다. 위와 같은 목적의 하드마스크(26)로는 Si3N4, SiO2 또는 Al2O3를 사용하며, 이들 물질 중에서 선택된 이중층 또는 삼중층 구조를 사용할 수 있다.
도 3b에 도시된 바와 같이, 감광막 도포, 노광 및 현상을 통해 게이트마스크(도시 생략) 공정후, 게이트마스크를 식각배리어로 하드마스크(26), 텅스텐막(25) 및 티타늄질화막(24)을 모두 식각하고 연속해서 폴리실리콘막(23)을 식각하되, 폴리실리콘막(23)은 표면으로부터 일부만 식각하여 텅스텐폴리메탈게이트(200)를 일부 완성한다.
여기서, 폴리실리콘막(23)을 일부만 식각하는 이유는, 후속 산화막프리스페이서가 안착될 영역을 확보하기 위해서이다.
도 3c에 도시된 바와 같이, 게이트마스크를 스트립한 후, 전면에 프리스페이서용 산화막(27)을 증착한다.
이때, 프리스페이서용 산화막(27)은 SiO2로 형성하는데, 350℃ 이하(150℃∼350℃)의 저온공정이 가능한 원자층증착(Atomic Layer Deposition; ALD) 방식으로 증착한다.
한편, 프리스페이서용 산화막(27)은 SiO2외에 Al2O3, HfO2, ZrO2 또는 CeO2 중에서 선택되는 고유전상수를 갖는 산화막으로 형성할 수도 있다.
상술한 프리스페이서용 산화막(27)은 40Å∼200Å 두께로 형성한다.
도 3d에 도시된 바와 같이, 프리스페이서용 산화막(27)을 전면 건식식각하여 텅스텐폴리메탈게이트(200)의 양측벽에 접하는 산화막프리스페이서(27a)를 형성하고, 이어서 산화막프리스페이서(27a) 하부에 드러나는 폴리실리콘막(23)을 식각하여 텅스텐폴리메탈 게이트(200a) 구조를 완성한다.
위와 같은 텅스텐폴리메탈 게이트(200a)는 폴리실리콘막(23), 티타늄질화막(24), 텅스텐막(25) 및 하드마스크(26)의 순서로 적층된 구조를 갖고 형성되며, 폴리실리콘막(23)의 에지(23a)에 안착되는 산화막프리스페이서(27a)가 폴리실리콘막(23), 티타늄질화막(24), 텅스텐막(25) 및 하드마스크(26)의 순서로 적층된 구조의 양측벽에 접하는 구조로 형성된다.
도 3e에 도시된 바와 같이, 600℃ 이하(300℃∼600℃)의 저온 산소 플라즈마 분위기에서 선택적게이트재산화 공정을 진행하여 측벽폴리실리콘산화막(23b) 및 GBB(28)를 형성한다. 여기서, 측벽폴리실리콘산화막(29)은 폴리실리콘막(23)의 에지(23a) 부분이 게이트재산화공정에 의해 산화된 것이고, 폴리실리콘막(23) 아래에는 최초 증착된 두께를 유지하는 게이트절연막(22)이 여전히 잔류하며, 게이트버즈빅(GGB, 28)를 포함하는 GGO(Gate Graded oxide, 22a)가 반도체 기판(21)의 표면 상에 형성된다. 상기 게이트절연막(22), 게이트버즈빅(28) 및 GGO(22a)는 모두 게이트절연막이라고 볼 수 있으며, 게이트버즈빅(28)에 의해 텅스텐폴리메탈게이트(200a)의 에지에서 게이트절연막의 두께가 두꺼워진다.
한편, 선택적게이트재산화 공정은 저온 산소플라즈마에 H2 또는 D2(듀테륨)를 첨가한 선택적 게이트재산화공정을 적용할 수도 있다.
위와 같이 게이트재산화 공정은 600℃ 이하의 저온 산소 플라즈마를 이용하는데, 산화막 프리스페이서(27a)를 적용하는 텅스텐폴리메탈게이트(W/TiN/Poly)의 경우, 게이트재산화공정시 600℃보다 높은 온도에서는 산소성분이 산화막프리스페이서(27a)를 쉽게 통과할 수 있기 때문에 텅스텐막(25)과 티타늄질화막(24)을 산화시킬 수 있다. 또한, 수소부화(H2-rich) 분위기의 선택적 게이트재산화공정시에도 텅스텐막(25)은 산화시키지 않지만, 티타늄질화막(24)은 산화시킬 수 있다.
따라서, 본 발명은 산소 성분이 산화막프리스페이서(27a)를 통과하기 힘든 저온(600℃ 이하)의 산소플라즈마를 사용하여 게이트재산화공정을 사용하므로써, 텅스텐막(25)과 티타늄질화막(24)의 이상산화없이 폴리실리콘막(23)만을 선택적으로 재산화시킬 수 있다.
이때, 300℃∼600℃의 H2+O2 플라즈마분위기에서 선택적 게이트재산화공정을 사용해도 거의 동일한 효과를 얻을 수 있다.
상술한 실시예에 따르면, 프리스페이서로 질화막 대신 산화막, 특히 원자층증착방식(ALD)을 이용한 산화막을 프리스페이서로 사용하므로써, 증착온도가 350℃ 이하이기 때문에 텅스텐막(25)과 티타늄질화막(24)에 전혀 이상 산화가 발생하지 않으며 질화막의 기계적스트레스가 근본적으로 발생되지 않는다.
또한, 프리스페이서로 산화막을 사용하면, 텅스텐폴리메탈게이트와 후속 금속배선간 오버랩 캐패시턴스도 감소시킬 수 있기 때문에 RC 지연을 감소시키며, DRAM 소자에 적용할 경우 기생 캐패시턴스 감소 효과를 얻어 리프레시 타임을 증가시킬 수 있는 장점이 있다.
전술한 본 발명은 W/TiN/폴리실리콘의 텅스텐폴리메탈게이트에 대해 설명하였으나, W/TiN/폴리실리콘 구조에서 TiN과 폴리실리콘 사이에 10Å∼200Å 두께의 매우 얇은 실리사이드를 삽입하여 시트저항을 더욱 낮춘 텅스텐폴리메탈게이트 구조에도 적용가능하다. 여기서, 실리사이드는, TiSix, TaSix, HfSix, ZrSi x, CoSix, NiSix, CrSix 또는 MoSix 중에서 선택되는데, x는 0.1∼2.1 범위이다.
또한, 본 발명은 W/TiN/폴리실리콘 구조에서 TiN과 폴리 사이에 W, Ti, Ta, Hf, Zr, Co, Ni, Cr 또는 Mo 중에서 선택된 순서 메탈(pure metal)을 삽입하여 시 트저항을 더욱 낮춘 텅스텐폴리메탈게이트 구조에도 적용가능하다.
위와 같이, ALD 방식을 이용한 산화막 프리스페이서 및 저온 산소플라즈마를 이용한 게이트재산화공정을 포함하는 본 발명은 확산배리어로 TiN에 한정되지 않고 텅스텐/확산배리어/폴리실리콘 구조를 갖는 텅스텐폴리메탈게이트구조를 갖는 모든 반도체소자에 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 산화막 프리스페이서 및 플라즈마 게이트재산화공정을 적용하므로써, 질화막의 기계적스트레스로 인한 소자신뢰성 열화현상도 현저히 감소시키며, 또한 게이트와 배선간 오버랩 캐패시턴스도 감소시킬 수 있기 때문에 rc 지연을 감소시킬 수 있으며, 기생캐패시턴스 감소로 인해 리프레시 타임을 증가시킬 수 있다.

Claims (23)

  1. 반도체기판;
    상기 반도체기판의 표면 상에 형성된 게이트절연막;
    상기 게이트절연막 상에 실리콘막, 확산배리어, 텅스텐막 및 하드마스크의 순서로 적층된 텅스텐폴리메탈게이트;
    상기 텅스텐폴리메탈게이트의 양측벽에 접하는 산화막으로 된 프리스페이서;
    상기 프리스페이서 아래에서 상기 실리콘막의 일부 측벽에 접하는 측벽산화막; 및
    상기 측벽산화막 아래의 상기 텅스텐폴리메탈게이트의 에지 바닥에 형성된 게이트버즈빅
    포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 프리스페이서는,
    상기 실리콘막의 일부 측벽을 덮으면서 상기 텅스텐폴리메탈게이트의 양측벽에 접하는 것을 특징으로 하는 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 프리스페이서는,
    원자층증착방식으로 형성한 산화막인 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 프리스페이서는,
    SiO2, Al2O3, HfO2, ZrO2 또는 CeO2 중에서 선택되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 확산배리어는,
    티타늄질화막, TaN, HfN 또는 ZrN 중에서 선택되는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 실리콘막과 상기 확산배리어 사이에 삽입되는 실리사이드를 더 포함하 는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 실리사이드는,
    TiSix, TaSix, HfSix, ZrSix, CoSix, NiSix , CrSix 또는 MoSix 중에서 선택되며, 여기서 x는 0.1∼2.1 범위인 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 실리콘막과 확산배리어 사이에 삽입되는 순수 메탈을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 순수메탈은,
    W, Ti, Ta, Hf, Zr, Co, Ni, Cr 또는 Mo 중에서 선택되는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 실리콘막은,
    폴리실리콘막 또는 폴리실리콘저마늄막이거나, 또는 Ti, W, Ta 또는 Hf 중에서 선택된 하나가 포함된 실리사이드인 것을 특징으로 하는 반도체소자.
  11. 반도체기판의 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 실리콘막, 확산배리어, 텅스텐막 및 하드마스크의 순서로 적층된 텅스텐폴리메탈게이트를 형성하는 단계;
    상기 텅스텐폴리메탈게이트의 양측벽에 접하는 산화막으로 된 프리스페이서를 형성하는 단계; 및
    선택적 게이트재산화공정을 진행하여 상기 프리스페이서 아래에서 상기 실리콘막의 일부 측벽에 접하는 측벽산화막을 형성함과 동시에 상기 측벽산화막 아래의 상기 텅스텐폴리메탈게이트의 에지 바닥에 게이트버즈빅을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 프리스페이서를 형성하는 단계는,
    상기 텅스텐폴리메탈게이트를 포함한 전면에 프리스페이서용 산화막을 증착하는 단계; 및
    상기 프리스페이서용 산화막을 전면 건식식각하여 상기 프리스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제12항에 있어서,
    상기 프리스페이서용 산화막은,
    150℃∼350℃ 온도에서 원자층증착방식으로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
  14. 제13항에 있어서,
    상기 프리스페이서용 산화막은,
    SiO2, Al2O3, HfO2, ZrO2 또는 CeO2으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 프리스페이서용 산화막은,
    40Å∼200Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
  16. 제11항에 있어서,
    상기 선택적 게이트재산화 공정은,
    300℃∼600℃의 산소플라즈마 분위기에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  17. 제16항에 있어서,
    상기 선택적 게이트재산화 공정은,
    300℃∼600℃의 H2+O2 플라즈마분위기에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  18. 제11항에 있어서,
    상기 확산배리어는,
    티타늄질화막, TaN, HfN 또는 ZrN으로 형성하는 것을 특징으로 하는 반도체 소자.
  19. 제11항에 있어서,
    상기 실리콘막과 상기 확산배리어 사이에 실리사이드를 삽입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 실리사이드는,
    TiSix, TaSix, HfSix, ZrSix, CoSix, NiSix , CrSix 또는 MoSix 중에서 선택되며, 여기서 x는 0.1∼2.1 범위인 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제11항에 있어서,
    상기 실리콘막과 확산배리어 사이에 순수 메탈을 삽입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 순수메탈은,
    W, Ti, Ta, Hf, Zr, Co, Ni, Cr 또는 Mo 중에서 선택되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제11항에 있어서,
    상기 실리콘막은,
    폴리실리콘막 또는 폴리실리콘저마늄막이거나, 또는 Ti, W, Ta 또는 Hf 중에서 선택된 하나가 포함된 실리사이드인 것을 특징으로 하는 반도체소자의 제조 방법.
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