JP2009152342A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 金属ゲート電極への熱負荷を低減可能であるとともに、高誘電率ゲート絶縁膜に対する高温での熱処理が可能である半導体装置の製造方法を提供する。
【解決手段】 半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を形成する工程と、少なくとも高誘電率ゲート絶縁膜及びダミーゲート電極をマスクとして半導体基板上にソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することでダミーゲート電極上方を露出させる工程と、高誘電率ゲート絶縁膜上のダミーゲート電極を除去して溝を形成する工程と、溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、を有する。
【選択図】 図1
【解決手段】 半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を形成する工程と、少なくとも高誘電率ゲート絶縁膜及びダミーゲート電極をマスクとして半導体基板上にソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することでダミーゲート電極上方を露出させる工程と、高誘電率ゲート絶縁膜上のダミーゲート電極を除去して溝を形成する工程と、溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、を有する。
【選択図】 図1
Description
本発明は、半導体基板上にMISFET(Metal Insulator Semiconductor Field Effect Transistor;絶縁ゲート型電界効果トランジスタ)構造を形成する半導体装置の製造方法に関する。
半導体装置の微細化と共に、ゲート絶縁膜におけるゲートリーク電流が許容できないレベルに達しつつある。そのため、酸窒化材料により形成した従来のゲート絶縁膜に替えて高誘電率材料により形成した高誘電率ゲート絶縁膜を用い、その物理膜厚を厚くすることによってゲート絶縁膜におけるトンネル電流を抑え、ゲートリーク電流を低減する方法が検討されている。なお、ゲート絶縁膜を高誘電率材料により形成すると、ゲート電極を構成するポリシリコン(Si)と高誘電率材料とが反応してしまい、ゲート電極の実効仕事関数の制御が困難となり、しきい値電圧を低くすることが困難となってしまう。そのため、ゲート絶縁膜を高誘電率材料により形成する際には、シリコンの禁制帯端付近に仕事関数を有する金属材料により形成した金属ゲート電極を用いる方法が検討されている。
しかしながら、多くの金属材料は、たとえ単体の状態でシリコンの禁制帯端付近に仕事関数を有していたとしても、高誘電率ゲート絶縁膜上に形成した場合には、その後の熱負荷によって実効仕事関数がシリコンのミッドギャップ付近へ移動し、しきい値電圧が高くなってしまう場合がある。従って、金属ゲート電極への熱負荷を低減する必要があり、金属ゲート電極の形成後は、例えば、ソース・ドレイン及びエクステンション領域を形成するための熱処理(活性化のためのアニール処理)を実施することは困難である。
そこで、ゲート電極への熱負荷を低減する方法として、ダマシンゲートプロセスやリプレースメントゲートプロセスが検討されている。これらのプロセスは、半導体基板上にダミーのゲート絶縁膜及びダミーのゲート電極を予め形成し、これらをマスクとして半導体基板にソース・ドレイン及びエクステンション領域を形成し、活性化のための熱処理を実施して、ソース・ドレイン及びエクステンション領域のシリサイド化を行う。次に、半導体基板上に層間絶縁膜を形成し、ダミーのゲート電極及びダミーのゲート絶縁膜を除去して溝を形成し、かかる溝内に高誘電率ゲート絶縁膜及び金属ゲート電極を順に形成する。すなわち、高誘電率ゲート絶縁膜及び金属ゲート電極の形成を、熱負荷の高い熱処理を伴うソース・ドレイン及びエクステンション領域の形成後に実施することにより、金属ゲート電極への熱負荷を低減させる(例えば非特許文献1参照)。
International Electron Device Meeting Technical Digest 1998版 p.777−780
高誘電率ゲート絶縁膜を形成する際の熱処理は、高誘電率ゲート絶縁膜中の不純物の低減や、欠陥の回復に対して有効である。なお、例えば、高誘電率ゲート絶縁膜中に窒素(N)をドーピングしたり、2種以上の材料を混合したり、シリケート化を行うことにより、高誘電率ゲート絶縁膜の耐熱性を向上させ、例えばソース・ドレイン及びエクステンション領域を形成するための熱処理と同程度、すなわち1000℃程度の高温での熱処理を実施することも可能である。
しかしながら、上述のダマシンゲートプロセスやリプレースメントゲートプロセスにお
いては、ソース・ドレイン及びエクステンション領域の浅接合、及びシリサイドを維持するため、ソース・ドレイン及びエクステンション領域の形成後に500℃以上の高温での熱処理を行うことは困難である。すなわち、高誘電率ゲート絶縁膜の形成時に、500℃を超える高温での熱処理を実施し、高誘電率ゲート絶縁膜の膜質の改善を図ることは困難であった。
いては、ソース・ドレイン及びエクステンション領域の浅接合、及びシリサイドを維持するため、ソース・ドレイン及びエクステンション領域の形成後に500℃以上の高温での熱処理を行うことは困難である。すなわち、高誘電率ゲート絶縁膜の形成時に、500℃を超える高温での熱処理を実施し、高誘電率ゲート絶縁膜の膜質の改善を図ることは困難であった。
本発明は、金属ゲート電極への熱負荷を低減可能であるとともに、高誘電率ゲート絶縁膜に対する高温での熱処理が可能である半導体装置の製造方法を提供することを目的とする。
本発明の第1の態様によれば、半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を順に形成する工程と、少なくとも前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極をマスクとして半導体基板にソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することで前記ダミーゲート電極上方を露出させる工程と、前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して溝を形成する工程と、前記溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、によりMISFET構造を形成する半導体装置の製造方法が提供される。
本発明の第2の態様によれば、前記高誘電率ゲート絶縁膜を、前記金属ゲート電極の形成予定領域である前記溝内の半導体基板上のみに形成し、前記溝内の側面には形成しない第1の態様に記載の半導体装置の製造方法が提供される。
本発明の第3の態様によれば、前記高誘電率ゲート絶縁膜と前記ダミーゲート電極との間に、前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極に対してエッチングレートがそれぞれ異なるキャップ層を形成する工程をさらに含む第1の態様に記載の半導体装置の製造方法が提供される。
本発明の第4の態様によれば、半導体基板上の少なくとも第1の領域と第2の領域とに高誘電率ゲート絶縁膜及びダミーゲート電極を順に形成する工程と、少なくとも前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極をマスクとして半導体基板の少なくとも前記第1の領域と前記第2の領域とにソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することで前記ダミーゲート電極上方を露出させる工程と、前記第1の領域の前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して第1の溝を形成する工程と、前記第1の溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第1の金属ゲート電極を形成する工程と、により第1のMISFET構造を形成した後、前記第2の領域の前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して第2の溝を形成する工程と、前記第2の溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第2の金属ゲート電極を形成する工程と、により第2のMISFET構造を形成することにより、金属ゲート電極の材料が異なる2種類のMISFET構造を同一半導体基板上に形成する半導体装置の製造方法が提供される。
本発明の第5の態様によれば、半導体基板上の複数の領域に高誘電率ゲート絶縁膜及び第1の金属ゲート電極を形成する工程と、前記高誘電率ゲート絶縁膜及び前記第1の金属ゲート電極をマスクとしてソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することで前記第1の金属ゲート電極上方を露出させる工程と、一部の領域の前記第1の金属ゲート電極を除去して溝を形成する工程と、前記溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第2の金属ゲート電極を形成する工程と、により金属ゲート電極の材料が異なる少なくとも2種類のMISFE
T構造を同一半導体基板上に形成する半導体装置の製造方法が提供される。
T構造を同一半導体基板上に形成する半導体装置の製造方法が提供される。
本発明によれば、金属ゲート電極への熱負荷を低減可能であるとともに、高誘電率ゲート絶縁膜に対する高温での熱処理が可能となる。
<第1の実施形態>
以下に、本発明の第1の実施形態について説明する。図1は、本発明の第1の実施形態にかかるMISFETの製造方法をその工程順に示す断面概略図である。
以下に、本発明の第1の実施形態について説明する。図1は、本発明の第1の実施形態にかかるMISFETの製造方法をその工程順に示す断面概略図である。
(1)本実施形態にかかる半導体装置の製造方法
本実施形態にかかる半導体装置の製造方法は、半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を順に形成する工程と、少なくとも高誘電率ゲート絶縁膜及びダミーゲート電極をマスクとして半導体基板にソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することでダミーゲート電極上方を露出させる工程と、高誘電率ゲート絶縁膜上のダミーゲート電極を除去して溝を形成する工程と、溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、を有する。以下に、各工程について説明する。
本実施形態にかかる半導体装置の製造方法は、半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を順に形成する工程と、少なくとも高誘電率ゲート絶縁膜及びダミーゲート電極をマスクとして半導体基板にソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することでダミーゲート電極上方を露出させる工程と、高誘電率ゲート絶縁膜上のダミーゲート電極を除去して溝を形成する工程と、溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、を有する。以下に、各工程について説明する。
(高誘電率ゲート絶縁膜及びダミー電極の形成工程)
まず、半導体基板としてのp型シリコン基板1の表面に素子分離膜2を形成して、MISFET形成領域を区画する。この場合、素子分離膜2は、プラズマ酸化膜等のSTI(Shallow Trench Isolation)により形成する。そして、素子分離膜2により区画したMISFET形成領域に対してウェル注入を行う。
まず、半導体基板としてのp型シリコン基板1の表面に素子分離膜2を形成して、MISFET形成領域を区画する。この場合、素子分離膜2は、プラズマ酸化膜等のSTI(Shallow Trench Isolation)により形成する。そして、素子分離膜2により区画したMISFET形成領域に対してウェル注入を行う。
次に、p型シリコン基板1上に高誘電率ゲート絶縁膜3を形成(堆積)する。高誘電率ゲート絶縁膜3は、例えばHf、Zr、Ta、Al、Ti、Laなどの元素を含む酸化物系の材料を用い、例えばCVD法またはスパッタ法により形成する。また、高誘電率ゲート絶縁膜3は、高温での熱処理(アニール処理)を実施してもアモルファス状態を保持することができるように、上述の元素群のうち複数の元素を含む酸化膜あるいはシリケート膜として形成したり、高誘電率ゲート絶縁膜3中に窒素をドーピングした窒化膜として形成したりすることが好ましい。
その後、形成した高誘電率ゲート絶縁膜3に対して、高誘電率ゲート絶縁膜3が結晶化しない程度の温度・時間で熱処理(アニール処理)を実施する。その結果、高誘電率ゲート絶縁膜3中の欠陥が減少し、欠陥が回復し、高誘電率ゲート絶縁膜3の特性が向上する。本実施形態では、CVD法により形成(堆積)したハフニウムシリケート(HfSiO)膜を窒化し、その後アニールすることにより得られた窒化ハフニウムシリケート(HfSiON)膜を高誘電率ゲート絶縁膜3として用いている。
なお、p型シリコン基板1と高誘電率ゲート絶縁膜3との界面の特性を向上させるために、p型シリコン基板1と高誘電率ゲート絶縁膜3との間に酸窒化シリコン系の界面層を形成してもよい。また、高誘電率ゲート絶縁膜3及び界面層の膜厚は、適用電圧や目的とするしきい値電圧に合わせて設定することができ、例えばレジストパターニングとウェットエッチングの手法を用いて同一のp型シリコン基板1内にて異なる膜厚とすることができる。
次に、熱処理後の高誘電率ゲート絶縁膜3上を覆うようにダミーゲート電極4を膜状に形成(堆積)する。ダミーゲート電極4は、例えばアモルファスシリコン(a−Si)や
ポリシリコン(poly−Si)から形成することができ、その膜厚は例えば150nm程度とすることが出来る。なお、本実施形態では、ダミーゲート電極4はアモルファスシリコンにより形成している。
ポリシリコン(poly−Si)から形成することができ、その膜厚は例えば150nm程度とすることが出来る。なお、本実施形態では、ダミーゲート電極4はアモルファスシリコンにより形成している。
次に、図1(a)に示すように、高誘電率ゲート絶縁膜3及びダミーゲート電極4をパターニングする。
(ソース・ドレイン領域の形成工程)
続いて、図1(b)に示すように、少なくとも高誘電率ゲート絶縁膜3及びダミーゲート電極4をマスクとして、p型シリコン基板1に対して不純物を注入する。このとき、例えば、形成するMISFETがnMOSの場合はヒ素(As)等のn型不純物を、pMOSの場合はホウ素(B)等のp型不純物を、それぞれ5keV程度の注入エネルギーでイオン注入する。また、p型シリコン基板1にnMOS及びpMOSの両方を形成する場合は、例えばレジストマスク等を用いて不純物の注入領域を選択する。これにより、エクステンション領域5eが形成される。エクステンション領域5eの形成後は、必要に応じて、パンチスルー防止のためのHALO注入を行う。
続いて、図1(b)に示すように、少なくとも高誘電率ゲート絶縁膜3及びダミーゲート電極4をマスクとして、p型シリコン基板1に対して不純物を注入する。このとき、例えば、形成するMISFETがnMOSの場合はヒ素(As)等のn型不純物を、pMOSの場合はホウ素(B)等のp型不純物を、それぞれ5keV程度の注入エネルギーでイオン注入する。また、p型シリコン基板1にnMOS及びpMOSの両方を形成する場合は、例えばレジストマスク等を用いて不純物の注入領域を選択する。これにより、エクステンション領域5eが形成される。エクステンション領域5eの形成後は、必要に応じて、パンチスルー防止のためのHALO注入を行う。
次に、p型シリコン基板1の全面にSiO2又はSi3N4等の絶縁膜を形成(堆積)し、異方性のエッチングを実施して、高誘電率ゲート絶縁膜3及びダミーゲート電極4の側面に、例えば幅40nm程度のサイドウォール7を形成する。また、必要に応じてオフセットスペーサを形成したり、サイドウォール7を複数の層により形成したりしてもよい。
次に、高誘電率ゲート絶縁膜3、ダミーゲート電極4、及びサイドウォール7をマスクとして、p型シリコン基板1に対して不純物を注入する。このとき、例えば、形成するMISFETがnMOSの場合はヒ素(As)等のn型不純物を、pMOSの場合はホウ素(B)等のp型不純物を、それぞれ3keV程度の注入エネルギーでイオン注入する。また、p型シリコン基板1にnMOS及びpMOSの両方を形成する場合は、例えばレジストマスク等を用いて不純物の注入領域を選択する。
次に、例えば1000℃程度の温度でp型シリコン基板1をアニール処理して、p型シリコン基板1に、拡散層であるソース領域5s及びドレイン領域5dを形成する。
次に、p型シリコン基板1の全面にNi、Co、Ti等の高融点金属からなる膜を10〜20nm程度の厚さで形成(堆積)し、450〜600℃にて数十秒熱処理し、未反応の金属をSPM(硫酸と過酸化水素との混合液)を用いて除去することにより、図1(b)に示すように拡散層であるソース領域5s、ドレイン領域5d、及びダミーゲート電極4上にシリサイド膜8を形成する。
(ダミーゲート電極上方の露出工程)
続いて、CVD法を用いてp型シリコン基板1の全面にSiO2またはSi3N4等からなる層間絶縁膜9を形成(堆積)する。層間絶縁膜9の厚さは例えば400〜800nmとする。そして、例えばコロイダルシリカ等を用いたCMP(Chemical Mechanical Polishing)法により層間絶縁膜9の上面を研磨して平坦化させ、図1(c)に示すようにダミーゲート電極4上のシリサイド膜8を露出させる。
続いて、CVD法を用いてp型シリコン基板1の全面にSiO2またはSi3N4等からなる層間絶縁膜9を形成(堆積)する。層間絶縁膜9の厚さは例えば400〜800nmとする。そして、例えばコロイダルシリカ等を用いたCMP(Chemical Mechanical Polishing)法により層間絶縁膜9の上面を研磨して平坦化させ、図1(c)に示すようにダミーゲート電極4上のシリサイド膜8を露出させる。
(溝を形成する工程)
続いて、例えばウェットエッチングやドライエッチングによりダミーゲート電極4上のシリサイド膜8、及びダミーゲート電極4を除去して、図1(d)に示すような溝を形成する。なお、このとき、高誘電率ゲート絶縁膜3は除去することなくそのまま残す。なお
、高誘電率ゲート絶縁膜3は、金属ゲート電極10の形成予定領域である溝内のp型シリコン基板1上のみに形成されており、溝内の側面には形成されていない。
続いて、例えばウェットエッチングやドライエッチングによりダミーゲート電極4上のシリサイド膜8、及びダミーゲート電極4を除去して、図1(d)に示すような溝を形成する。なお、このとき、高誘電率ゲート絶縁膜3は除去することなくそのまま残す。なお
、高誘電率ゲート絶縁膜3は、金属ゲート電極10の形成予定領域である溝内のp型シリコン基板1上のみに形成されており、溝内の側面には形成されていない。
(金属ゲート電極を形成する工程)
続いて、例えばスパッタ法やCVD法を用いて、前記溝の内部に、TaN、TaSiN、TiN、TaSi、HfSi、Ru、W、Ti、Pt等の金属からなる金属ゲート電極10を形成(堆積)する。金属ゲート電極10の材料は、MISFETのしきい値電圧を決定することから、高誘電率ゲート絶縁膜3上における実効仕事関数を考慮して決定する。なお、上述の材料を用いれば、例えば10nm程度の極めて薄い膜厚であっても仕事関数の制御を行うことが可能な場合があるため、上述の材料を用いて溝の内壁を例えば10nm程度の膜厚で被覆した後で、W、Al、Cu等の通常の配線に用いられる金属材料を用いて溝を埋めることにより、金属ゲート電極10を形成してもよい。
続いて、例えばスパッタ法やCVD法を用いて、前記溝の内部に、TaN、TaSiN、TiN、TaSi、HfSi、Ru、W、Ti、Pt等の金属からなる金属ゲート電極10を形成(堆積)する。金属ゲート電極10の材料は、MISFETのしきい値電圧を決定することから、高誘電率ゲート絶縁膜3上における実効仕事関数を考慮して決定する。なお、上述の材料を用いれば、例えば10nm程度の極めて薄い膜厚であっても仕事関数の制御を行うことが可能な場合があるため、上述の材料を用いて溝の内壁を例えば10nm程度の膜厚で被覆した後で、W、Al、Cu等の通常の配線に用いられる金属材料を用いて溝を埋めることにより、金属ゲート電極10を形成してもよい。
なお、溝の内部に金属ゲート電極10を形成する際には、層間絶縁膜9上にも同時に金属ゲート電極10が形成(堆積)される。そのため、金属ゲート電極10の形成後に、層間絶縁膜9上に形成された金属ゲート電極10を、例えばCMP法を用いて除去する。なお、溝の上方をレジストによりマスクして、ドライエッチングにより層間絶縁膜9上の金属ゲート電極10を除去してもよい。
上述の工程を経て、図1(e)及び図5に示すMISFETが製造される。なお、その後は、更に層間絶縁膜を形成(堆積)し、コンタクト形成や配線形成を実施する。
(2)本実施形態にかかる効果
本実施形態によれば、以下に挙げる一つ又はそれ以上の効果を奏する。
本実施形態によれば、以下に挙げる一つ又はそれ以上の効果を奏する。
本実施形態によれば、「高誘電率ゲート絶縁膜の形成工程」を「ソース・ドレイン領域の形成工程」の前に実施している。すなわち、高誘電率ゲート絶縁膜3を形成する工程では、ソース領域5s、ドレイン領域5d、エクステンション領域5e、及びシリサイド膜8は未だ形成されておらず、これらの浅接合や膜の状態の維持を考慮する必要がない。そのため、高誘電率ゲート絶縁膜3に対して高温の熱処理(アニール処理)を実施することが可能となる。その結果、高誘電率ゲート絶縁膜3中の欠陥を減少させ、欠陥を回復させ、高誘電率ゲート絶縁膜3の特性を向上させることが可能となる。
また、本実施形態によれば、「金属ゲート電極を形成する工程」を「ソース・ドレイン領域の形成工程」の後に実施している。すなわち、p型シリコン基板1をアニール処理してソース領域5s及びドレイン領域5dを形成する工程では、金属ゲート電極10は未だ形成されていない。そのため、金属ゲート電極10への熱負荷を低減させることが可能となる。
また、本実施形態によれば、高誘電率ゲート絶縁膜3は、図5に示すように金属ゲート電極10の形成予定領域である溝内のp型シリコン基板1上のみに形成され、溝内の側面には形成されない。すなわち、金属ゲート電極10を形成する溝の幅を広く確保することが可能となり、溝内に金属ゲート電極10を形成することが容易となる。その結果、半導体装置のさらなる微細化が可能となる。
参考までに、従来のダマシンゲートプロセスにより製造したMISFETの断面構造を図6に示す。上述したように、従来のダマシンゲートプロセスでは、ダミーのゲート電極及びダミーのゲート絶縁膜を除去して溝を形成した後、かかる溝内に高誘電率ゲート絶縁膜3及び金属ゲート電極10を順に形成する。しかしながら、高誘電率ゲート絶縁膜3は、金属ゲート電極10の形成予定領域である溝内のp型シリコン基板1上のみならず、溝
内の側面(すなわちサイドウォール7の側面)にも形成されてしまう。その結果、金属ゲート電極10を形成する溝の幅が狭くなり、溝内に金属ゲート電極10を形成することが困難となってしまう。
内の側面(すなわちサイドウォール7の側面)にも形成されてしまう。その結果、金属ゲート電極10を形成する溝の幅が狭くなり、溝内に金属ゲート電極10を形成することが困難となってしまう。
<第2の実施形態>
続いて、本発明の第2の実施形態について説明する。図2は、本発明の第2の実施形態にかかるMISFETの製造方法をその工程順に示す断面概略図である。
続いて、本発明の第2の実施形態について説明する。図2は、本発明の第2の実施形態にかかるMISFETの製造方法をその工程順に示す断面概略図である。
本実施形態が第1の実施形態と異なる点は、「高誘電率ゲート絶縁膜及びダミー電極の形成工程」において、高誘電率ゲート絶縁膜3とダミーゲート電極4との間に、高誘電率ゲート絶縁膜3及びダミーゲート電極4に対してエッチングレートがそれぞれ異なるキャップ層11を形成する工程をさらに含む点と、「溝を形成する工程」において、シリサイド膜8及びダミーゲート電極4を除去した後、キャップ層11を除去する工程をさらに含む点である。その他の工程は第1の実施形態と同様である。
なお、上述したとおり、キャップ層11は、高誘電率ゲート絶縁膜3及びダミーゲート電極4に対してエッチングレートがそれぞれ異なる材料により形成する。すなわち、ダミーゲート電極4をエッチングする際にはキャップ層11のエッチングレートが低くなり、キャップ層11をエッチングする際には高誘電率ゲート絶縁膜3のエッチングレートが低くなるような材料を選択する。そして、ダミーゲート電極4をエッチングする際には、キャップ層11によってエッチングが停止されるようなエッチング手法を選択する。すなわち、キャップ層11を、ダミーゲート電極4をエッチングする際のストップ膜として機能させる。また、キャップ層11をエッチングする際には、高誘電率ゲート絶縁膜3のエッチングが低下されるようなエッチング手法を選択する。
例えば、ダミーゲート電極4をアモルファスシリコンやポリシリコンで形成し、高誘電率ゲート絶縁膜3をHf系酸化物で形成した場合は、キャップ層11を例えばSiO2により形成する。そして、シリサイド膜8及びダミーゲート電極4を除去した後、Hf系酸化物へのエッチングレートの低い、すなわちHf系酸化物に対し選択比の高いフッ酸(HF)液を用いてキャップ層11のみを選択的にエッチングすることにより、高誘電率ゲート絶縁膜3のエッチングを抑制する。
本実施形態によれば、シリサイド膜8及びダミーゲート電極4をエッチングする工程において、高誘電率ゲート絶縁膜3のエッチング量を抑制でき、高誘電率ゲート絶縁膜3へのダメージを抑制できる。
<第3の実施形態>
続いて、本発明の第3の実施形態について説明する。図3は、本発明の第3の実施形態にかかるMISFETの製造方法をその工程順に示す断面概略図である。
続いて、本発明の第3の実施形態について説明する。図3は、本発明の第3の実施形態にかかるMISFETの製造方法をその工程順に示す断面概略図である。
本実施形態では、2種類の領域、例えば、第1の領域であるnMOSを形成する領域(以下、nMOS領域と呼ぶ)と第2の領域であるpMOSを形成する領域(以下、pMOS領域と呼ぶ)とのそれぞれに対して、第1の実施形態にかかる「溝を形成する工程」と「金属ゲート電極を形成する工程」とを交互に行うことにより、2種類の領域に異なる金属ゲート電極を形成する。以下に、各工程について説明する。
(高誘電率ゲート絶縁膜及びダミー電極の形成工程)
まず、半導体基板としてのp型シリコン基板1上の少なくともnMOS領域(第1の領域)とpMOS領域(第2の領域)とに高誘電率ゲート絶縁膜3及びダミーゲート電極4を順に形成する。具体的には、p型シリコン基板1の表面に素子分離膜2を形成して、p
型シリコン基板1の表面をnMOS領域とpMOS領域とにそれぞれ区画する。そして、素子分離膜2により区画したnMOS領域及びpMOS領域に対してウェル注入を行う。次に、nMOS領域とpMOS領域とを覆うように高誘電率ゲート絶縁膜3を形成(堆積)して、高誘電率ゲート絶縁膜3に熱処理(アニール処理)を実施する。次に、熱処理後の高誘電率ゲート絶縁膜3上を覆うようにダミーゲート電極4を膜状に形成(堆積)する。次に、高誘電率ゲート絶縁膜3及びダミーゲート電極4をパターニングする。
まず、半導体基板としてのp型シリコン基板1上の少なくともnMOS領域(第1の領域)とpMOS領域(第2の領域)とに高誘電率ゲート絶縁膜3及びダミーゲート電極4を順に形成する。具体的には、p型シリコン基板1の表面に素子分離膜2を形成して、p
型シリコン基板1の表面をnMOS領域とpMOS領域とにそれぞれ区画する。そして、素子分離膜2により区画したnMOS領域及びpMOS領域に対してウェル注入を行う。次に、nMOS領域とpMOS領域とを覆うように高誘電率ゲート絶縁膜3を形成(堆積)して、高誘電率ゲート絶縁膜3に熱処理(アニール処理)を実施する。次に、熱処理後の高誘電率ゲート絶縁膜3上を覆うようにダミーゲート電極4を膜状に形成(堆積)する。次に、高誘電率ゲート絶縁膜3及びダミーゲート電極4をパターニングする。
(ソース・ドレイン領域の形成工程)
続いて、少なくとも高誘電率ゲート絶縁膜3及びダミーゲート電極4をマスクとしてp型シリコン基板1の少なくともnMOS領域(第1の領域)とpMOS領域(第2の領域)とにソース領域5s及びドレイン領域5dを形成する。具体的には、第1の実施形態と同様に、少なくとも高誘電率ゲート絶縁膜3及びダミーゲート電極4をマスクとして、p型シリコン基板1に対して不純物を注入し、エクステンション領域5eを形成する。このとき、レジストマスク等を用いて不純物の注入領域を選択し、nMOS領域にはヒ素(As)等のn型不純物を、pMOS領域にはホウ素(B)等のp型不純物を、それぞれ5keV程度の注入エネルギーでイオン注入する。次に、第1の実施形態と同様に、高誘電率ゲート絶縁膜3及びダミーゲート電極4の側面にサイドウォール7を形成する。次に、高誘電率ゲート絶縁膜3、ダミーゲート電極4、及びサイドウォール7をマスクとして、p型シリコン基板1に対して不純物を注入する。このとき、レジストマスク等を用いて不純物の注入領域を選択し、nMOS領域にはヒ素(As)等のn型不純物を、pMOS領域にはホウ素(B)等のp型不純物を、それぞれ3keV程度の注入エネルギーでイオン注入する。次に、例えば1000℃程度の温度でp型シリコン基板1をアニール処理して、p型シリコン基板1に、拡散層であるソース領域5s及びドレイン領域5dを形成する。次に、第1の実施形態と同様に、ソース領域5s、ドレイン領域5d、及びダミーゲート電極4上にシリサイド膜8を形成する。
続いて、少なくとも高誘電率ゲート絶縁膜3及びダミーゲート電極4をマスクとしてp型シリコン基板1の少なくともnMOS領域(第1の領域)とpMOS領域(第2の領域)とにソース領域5s及びドレイン領域5dを形成する。具体的には、第1の実施形態と同様に、少なくとも高誘電率ゲート絶縁膜3及びダミーゲート電極4をマスクとして、p型シリコン基板1に対して不純物を注入し、エクステンション領域5eを形成する。このとき、レジストマスク等を用いて不純物の注入領域を選択し、nMOS領域にはヒ素(As)等のn型不純物を、pMOS領域にはホウ素(B)等のp型不純物を、それぞれ5keV程度の注入エネルギーでイオン注入する。次に、第1の実施形態と同様に、高誘電率ゲート絶縁膜3及びダミーゲート電極4の側面にサイドウォール7を形成する。次に、高誘電率ゲート絶縁膜3、ダミーゲート電極4、及びサイドウォール7をマスクとして、p型シリコン基板1に対して不純物を注入する。このとき、レジストマスク等を用いて不純物の注入領域を選択し、nMOS領域にはヒ素(As)等のn型不純物を、pMOS領域にはホウ素(B)等のp型不純物を、それぞれ3keV程度の注入エネルギーでイオン注入する。次に、例えば1000℃程度の温度でp型シリコン基板1をアニール処理して、p型シリコン基板1に、拡散層であるソース領域5s及びドレイン領域5dを形成する。次に、第1の実施形態と同様に、ソース領域5s、ドレイン領域5d、及びダミーゲート電極4上にシリサイド膜8を形成する。
(ダミーゲート電極上方の露出工程)
続いて、p型シリコン基板1上に層間絶縁膜9を形成してその一部を除去することで、ダミーゲート電極4上方を露出させる。具体的には、第1の実施形態と同様に、p型シリコン基板1の全面に層間絶縁膜9を形成(堆積)し、CMP法により層間絶縁膜9を研磨して平坦化させて、図3(a)に示すようにダミーゲート電極4上のシリサイド膜8を露出させる。
続いて、p型シリコン基板1上に層間絶縁膜9を形成してその一部を除去することで、ダミーゲート電極4上方を露出させる。具体的には、第1の実施形態と同様に、p型シリコン基板1の全面に層間絶縁膜9を形成(堆積)し、CMP法により層間絶縁膜9を研磨して平坦化させて、図3(a)に示すようにダミーゲート電極4上のシリサイド膜8を露出させる。
(nMOS領域に溝を形成する工程)
続いて、nMOS領域(第1の領域)の高誘電率ゲート絶縁膜3上のダミーゲート電極4を除去して第1の溝を形成する。具体的には、pMOS領域上にSi3N4からなるマスク12pを形成する。そして、例えばウェットエッチングやドライエッチングによりnMOS領域におけるダミーゲート電極4上のシリサイド膜8、及びダミーゲート電極4を除去して、図3(b)に示すような溝を形成する。なお、このとき、nMOS領域における高誘電率ゲート絶縁膜3は除去することなくそのまま残す。
続いて、nMOS領域(第1の領域)の高誘電率ゲート絶縁膜3上のダミーゲート電極4を除去して第1の溝を形成する。具体的には、pMOS領域上にSi3N4からなるマスク12pを形成する。そして、例えばウェットエッチングやドライエッチングによりnMOS領域におけるダミーゲート電極4上のシリサイド膜8、及びダミーゲート電極4を除去して、図3(b)に示すような溝を形成する。なお、このとき、nMOS領域における高誘電率ゲート絶縁膜3は除去することなくそのまま残す。
(nMOS領域に第1の金属ゲート電極を形成する工程)
続いて、第1の溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜3上に第1の金属ゲート電極10nを形成して第1のMISFET構造を形成する。具体的には、図3(c)に示すように、nMOS領域に形成した溝の内部に第1の金属ゲート電極10nを形成(堆積)する。なお、nMOS領域に形成した溝の内部に第1の金属ゲート電極10nを形成する際には、層間絶縁膜9上やマスク12p上にも同時に第1の金属ゲート電極10nが形成(堆積)されてしまう。そのため、第1の金属ゲート電極10nの形成後に、層間絶縁膜9上やマスク12p上に形成された第1の金属ゲート電極10n、及びマスク12pを、例えばCMP法を用いて除去する。
続いて、第1の溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜3上に第1の金属ゲート電極10nを形成して第1のMISFET構造を形成する。具体的には、図3(c)に示すように、nMOS領域に形成した溝の内部に第1の金属ゲート電極10nを形成(堆積)する。なお、nMOS領域に形成した溝の内部に第1の金属ゲート電極10nを形成する際には、層間絶縁膜9上やマスク12p上にも同時に第1の金属ゲート電極10nが形成(堆積)されてしまう。そのため、第1の金属ゲート電極10nの形成後に、層間絶縁膜9上やマスク12p上に形成された第1の金属ゲート電極10n、及びマスク12pを、例えばCMP法を用いて除去する。
(pMOS領域に溝を形成する工程)
続いて、pMOS領域(第2の領域)の高誘電率ゲート絶縁膜3上のダミーゲート電極4を除去して第2の溝を形成する。具体的には、図3(d)に示すように、nMOS領域上にSi3N4からなるマスク12nを形成する。そして、例えばウェットエッチングやドライエッチングによりpMOS領域におけるダミーゲート電極4上のシリサイド膜8、及びダミーゲート電極4を除去して、図3(e)に示すような溝を形成する。なお、このとき、pMOS領域における高誘電率ゲート絶縁膜3は除去することなくそのまま残す。
続いて、pMOS領域(第2の領域)の高誘電率ゲート絶縁膜3上のダミーゲート電極4を除去して第2の溝を形成する。具体的には、図3(d)に示すように、nMOS領域上にSi3N4からなるマスク12nを形成する。そして、例えばウェットエッチングやドライエッチングによりpMOS領域におけるダミーゲート電極4上のシリサイド膜8、及びダミーゲート電極4を除去して、図3(e)に示すような溝を形成する。なお、このとき、pMOS領域における高誘電率ゲート絶縁膜3は除去することなくそのまま残す。
(pMOS領域に第2の金属ゲート電極を形成する工程)
続いて、第2の溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜3上に第2の金属ゲート電極10pを形成し第2のMISFET構造を形成する。具体的には、図3(f)に示すように、pMOS領域に形成した溝の内部に第1の金属ゲート電極10nとは異なる材料からなる第2の金属ゲート電極10pを形成(堆積)する。なお、pMOS領域に形成した溝の内部に第2の金属ゲート電極10pを形成する際には、層間絶縁膜9上やマスク12n上にも同時に第2の金属ゲート電極10pが形成(堆積)されてしまう。そのため、第2の金属ゲート電極10pの形成後に、層間絶縁膜9上やマスク12n上に形成された第2の金属ゲート電極10p、及びマスク12nを、例えばCMP法を用いて除去する。
続いて、第2の溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜3上に第2の金属ゲート電極10pを形成し第2のMISFET構造を形成する。具体的には、図3(f)に示すように、pMOS領域に形成した溝の内部に第1の金属ゲート電極10nとは異なる材料からなる第2の金属ゲート電極10pを形成(堆積)する。なお、pMOS領域に形成した溝の内部に第2の金属ゲート電極10pを形成する際には、層間絶縁膜9上やマスク12n上にも同時に第2の金属ゲート電極10pが形成(堆積)されてしまう。そのため、第2の金属ゲート電極10pの形成後に、層間絶縁膜9上やマスク12n上に形成された第2の金属ゲート電極10p、及びマスク12nを、例えばCMP法を用いて除去する。
上述の工程を経て、図3(g)に示すように、金属ゲート電極の材料が異なる2種類のMISFET構造を、同一のp型シリコン基板1上に形成することが可能となる。なお、その後は、更に層間絶縁膜を形成(堆積)し、コンタクト形成や配線形成を実施する。
なお、本実施形態においては、第2の実施形態にて示したキャップ層11を形成してもよい。すなわち、「高誘電率ゲート絶縁膜及びダミー電極の形成工程」において、高誘電率ゲート絶縁膜3とダミーゲート電極4との間に、高誘電率ゲート絶縁膜3及びダミーゲート電極4に対してエッチングレートがそれぞれ異なるキャップ層11を形成する工程をさらに含むとともに、「nMOS領域に溝を形成する工程」及び「pMOS領域に溝を形成する工程」において、シリサイド膜8及びダミーゲート電極4を除去した後、キャップ層11を除去する工程をさらに含んでいてもよい。
<第4の実施形態>
続いて、本発明の第4の実施形態について説明する。図4は、本発明の第4の実施形態にかかるMISFETの製造方法をその工程順に示す断面概略図である。
続いて、本発明の第4の実施形態について説明する。図4は、本発明の第4の実施形態にかかるMISFETの製造方法をその工程順に示す断面概略図である。
本実施形態は、材料が異なり、少なくとも一方が耐熱性を有する2種類の金属ゲート電極を有するMISFETを同一の基板上に形成する場合において、まず、耐熱性を有する金属ゲート電極(第1の金属ゲート電極)を両方の領域に形成し、ソース・ドレイン領域を形成した後、ダマシンゲートプロセスにより一方の領域における第1の金属ゲート電極を異なる金属ゲート電極(第2の金属ゲート電極)に置き換えるというものである。以下に、各工程について説明する。
(高誘電率ゲート絶縁膜及び第1の金属ゲート電極の形成工程)
半導体基板としてのp型シリコン基板1上の複数の領域に、高誘電率ゲート絶縁膜3及び第1の金属ゲート電極を形成する。具体的には、p型シリコン基板1の表面に素子分離膜2を形成して、p型シリコン基板1の表面をnMOS領域とpMOS領域とにそれぞれ区画する。そして、素子分離膜2により区画したnMOS領域及びpMOS領域に対してウェル注入を行う。次に、nMOS領域とpMOS領域とを覆うように高誘電率ゲート絶縁膜3を形成(堆積)して、高誘電率ゲート絶縁膜3に熱処理(アニール処理)を実施す
る。次に、図4(a)に示すように、熱処理後の高誘電率ゲート絶縁膜3上を覆うように第1の金属ゲート電極10nを膜状に形成(堆積)する。この際、第1の金属ゲート電極10nは、後述するソース・ドレイン領域の形成工程における熱処理(アニール処理)に対する耐熱性を有し、その実効仕事関数がシリコンのミッドギャップ付近へ移動しにくい材料により形成する。次に、高誘電率ゲート絶縁膜3及び第1の金属ゲート電極10nをパターニングする。
半導体基板としてのp型シリコン基板1上の複数の領域に、高誘電率ゲート絶縁膜3及び第1の金属ゲート電極を形成する。具体的には、p型シリコン基板1の表面に素子分離膜2を形成して、p型シリコン基板1の表面をnMOS領域とpMOS領域とにそれぞれ区画する。そして、素子分離膜2により区画したnMOS領域及びpMOS領域に対してウェル注入を行う。次に、nMOS領域とpMOS領域とを覆うように高誘電率ゲート絶縁膜3を形成(堆積)して、高誘電率ゲート絶縁膜3に熱処理(アニール処理)を実施す
る。次に、図4(a)に示すように、熱処理後の高誘電率ゲート絶縁膜3上を覆うように第1の金属ゲート電極10nを膜状に形成(堆積)する。この際、第1の金属ゲート電極10nは、後述するソース・ドレイン領域の形成工程における熱処理(アニール処理)に対する耐熱性を有し、その実効仕事関数がシリコンのミッドギャップ付近へ移動しにくい材料により形成する。次に、高誘電率ゲート絶縁膜3及び第1の金属ゲート電極10nをパターニングする。
(ソース・ドレイン領域の形成工程)
続いて、高誘電率ゲート絶縁膜3及び第1の金属ゲート電極10nをマスクとして、図4(b)に示すソース領域5s及びドレイン領域5dを形成する。なお、本工程は、第3の実施形態における「ソース・ドレイン領域の形成工程」と同様であるため、説明は省略する。
続いて、高誘電率ゲート絶縁膜3及び第1の金属ゲート電極10nをマスクとして、図4(b)に示すソース領域5s及びドレイン領域5dを形成する。なお、本工程は、第3の実施形態における「ソース・ドレイン領域の形成工程」と同様であるため、説明は省略する。
(第1の金属ゲート電極上方の露出工程)
続いて、p型シリコン基板1上に層間絶縁膜9を形成してその一部を除去することで第1の金属ゲート電極10n上方を露出させる。具体的には、第1の実施形態と同様に、p型シリコン基板1の全面に層間絶縁膜9を形成(堆積)し、CMP法により層間絶縁膜9を研磨して平坦化させて、図4(c)に示すように第1の金属ゲート電極10nを露出させる。
続いて、p型シリコン基板1上に層間絶縁膜9を形成してその一部を除去することで第1の金属ゲート電極10n上方を露出させる。具体的には、第1の実施形態と同様に、p型シリコン基板1の全面に層間絶縁膜9を形成(堆積)し、CMP法により層間絶縁膜9を研磨して平坦化させて、図4(c)に示すように第1の金属ゲート電極10nを露出させる。
(溝を形成する工程)
続いて、一部の領域の第1の金属ゲート電極10nを除去して溝を形成する。具体的には、図4(d)に示すように、nMOS領域上にSi3N4からなるマスク12nを形成する。そして、例えばウェットエッチングやドライエッチングによりpMOS領域における第1の金属ゲート電極10nを除去して、図4(d)に示すような溝を形成する。なお、このとき、pMOS領域における高誘電率ゲート絶縁膜3は除去することなくそのまま残す。
続いて、一部の領域の第1の金属ゲート電極10nを除去して溝を形成する。具体的には、図4(d)に示すように、nMOS領域上にSi3N4からなるマスク12nを形成する。そして、例えばウェットエッチングやドライエッチングによりpMOS領域における第1の金属ゲート電極10nを除去して、図4(d)に示すような溝を形成する。なお、このとき、pMOS領域における高誘電率ゲート絶縁膜3は除去することなくそのまま残す。
(第2の金属ゲート電極を形成する工程)
続いて、溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜3上に第2の金属ゲート電極10pを形成する。具体的には、図4(e)に示すように、pMOS領域に形成した溝の内部に、第1の金属ゲート電極10nとは異なる材料からなる第2の金属ゲート電極10pを形成(堆積)する。なお、pMOS領域に形成した溝の内部に第2の金属ゲート電極10pを形成する際には、層間絶縁膜9上やマスク12n上にも同時に第2の金属ゲート電極10pが形成(堆積)されてしまう。そのため、第2の金属ゲート電極10pの形成後に、層間絶縁膜9上やマスク12n上に形成された第2の金属ゲート電極10p、及びマスク12nを、例えばCMP法を用いて除去する。
続いて、溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜3上に第2の金属ゲート電極10pを形成する。具体的には、図4(e)に示すように、pMOS領域に形成した溝の内部に、第1の金属ゲート電極10nとは異なる材料からなる第2の金属ゲート電極10pを形成(堆積)する。なお、pMOS領域に形成した溝の内部に第2の金属ゲート電極10pを形成する際には、層間絶縁膜9上やマスク12n上にも同時に第2の金属ゲート電極10pが形成(堆積)されてしまう。そのため、第2の金属ゲート電極10pの形成後に、層間絶縁膜9上やマスク12n上に形成された第2の金属ゲート電極10p、及びマスク12nを、例えばCMP法を用いて除去する。
上述の工程を経て、図4(f)に示すように、金属ゲート電極の材料が異なる2種類のMISFET構造を、同一のp型シリコン基板1上に形成することが可能となる。なお、その後は、更に層間絶縁膜を形成(堆積)し、コンタクト形成や配線形成を実施する。
なお、本実施形態においては、第2の実施形態にて示したキャップ層11を形成してもよい。すなわち、「高誘電率ゲート絶縁膜及び第1の金属ゲート電極の形成工程」において、pMOS領域側における高誘電率ゲート絶縁膜3と第1の金属ゲート電極10nとの間に、高誘電率ゲート絶縁膜3及び第1の金属ゲート電極10nに対してエッチングレートがそれぞれ異なるキャップ層11を形成する工程をさらに含むとともに、「pMOS領域に溝を形成する工程」において、第1の金属ゲート電極10nを除去した後、キャップ層11を除去する工程をさらに含んでいてもよい。
本実施形態によれば、少なくとも一方が耐熱性を有する2種類の金属ゲート電極を有するMISFETを同一の基板上に形成する場合において工程を簡略化することが可能となり、半導体装置を製造する際の生産性を向上させることが出来る。
以上、本発明の実施形態について説明したが、本発明は上述の形態に限定されず、当業者にとって自明な範囲で適宜変更することが可能である。
1 p型シリコン基板(半導体基板)
2 素子分離膜
3 高誘電率ゲート絶縁膜
4 ダミーゲート電極
5d ドレイン領域
5e エクステンション領域
5s ソース領域
7 サイドウォール
8 シリサイド膜
9 層間絶縁膜
10 金属ゲート電極
10n 第1の金属ゲート電極
10p 第2の金属ゲート電極
11 キャップ層
2 素子分離膜
3 高誘電率ゲート絶縁膜
4 ダミーゲート電極
5d ドレイン領域
5e エクステンション領域
5s ソース領域
7 サイドウォール
8 シリサイド膜
9 層間絶縁膜
10 金属ゲート電極
10n 第1の金属ゲート電極
10p 第2の金属ゲート電極
11 キャップ層
Claims (5)
- 半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を順に形成する工程と、
少なくとも前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極をマスクとして半導体基板にソース及びドレイン領域を形成する工程と、
半導体基板上に層間絶縁膜を形成してその一部を除去することで前記ダミーゲート電極上方を露出させる工程と、
前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して溝を形成する工程と、
前記溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、によりMISFET構造を形成する
ことを特徴とする半導体装置の製造方法。 - 前記高誘電率ゲート絶縁膜を、前記金属ゲート電極の形成予定領域である前記溝内の半導体基板上のみに形成し、前記溝内の側面には形成しない
ことを特徴とする請求項1に記載の半導体装置の製造方法 - 前記高誘電率ゲート絶縁膜と前記ダミーゲート電極との間に、前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極に対してエッチングレートがそれぞれ異なるキャップ層を形成する工程をさらに含む
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 半導体基板上の少なくとも第1の領域と第2の領域とに高誘電率ゲート絶縁膜及びダミーゲート電極を順に形成する工程と、
少なくとも前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極をマスクとして半導体基板の少なくとも前記第1の領域と前記第2の領域とにソース及びドレイン領域を形成する工程と、
半導体基板上に層間絶縁膜を形成してその一部を除去することで前記ダミーゲート電極上方を露出させる工程と、
前記第1の領域の前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して第1の溝を形成する工程と、
前記第1の溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第1の金属ゲート電極を形成する工程と、により第1のMISFET構造を形成した後、
前記第2の領域の前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して第2の溝を形成する工程と、
前記第2の溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第2の金属ゲート電極を形成する工程と、により第2のMISFET構造を形成することにより、金属ゲート電極の材料が異なる2種類のMISFET構造を同一半導体基板上に形成することを特徴とする半導体装置の製造方法。 - 半導体基板上の複数の領域に高誘電率ゲート絶縁膜及び第1の金属ゲート電極を形成する工程と、
前記高誘電率ゲート絶縁膜及び前記第1の金属ゲート電極をマスクとしてソース及びドレイン領域を形成する工程と、
半導体基板上に層間絶縁膜を形成してその一部を除去することで前記第1の金属ゲート電極上方を露出させる工程と、
一部の領域の前記第1の金属ゲート電極を除去して溝を形成する工程と、
前記溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第2の金属ゲート電極を形成する工程と、により金属ゲート電極の材料が異なる少なくとも2種類のMISFET構造を同一半導体基板上に形成する
ことを特徴とする半導体装置の製造方法。
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