CN101677086B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括提供半导体基底，形成多个晶体管于半导体基底中，各晶体管具有虚置栅极结构，形成接触蚀刻终止层(CESL)于包括虚置栅极结构的基底之上，形成第一介电层以填入相邻的虚置栅极结构之间各区域的一部分中，形成化学机械研磨(CMP)终止层于CESL与第一介电层之上，形成第二介电层于CMP终止层之上，实施CMP工艺于第二介电层，实质地停止于CMP终止层，以及实施过度研磨以显露出虚置栅极结构。本发明可改善栅极最终工艺中的化学机械研磨工艺的工艺窗口，可用于未来与先进的技术，可助于控制基底的具有不同图案密度的各区域中装置的栅极高度。

Description

半导体装置及其制造方法
技术领域
本发明涉及形成集成电路装置于基板上的方法，尤其涉及一种化学机械研磨法以制造高介电常数金属栅极元件。
背景技术
自从半导体装置于数十年前首次地被制造出，此装置的几何维度持续大幅地缩减尺寸。现今的制造厂正例行地制造具有结构维度小于65nm的半导体装置。然而，在持续地满足元件需求时，解决实行新工艺和设备技术的相关问题已变得更具有挑战性。例如，金属-氧化-半导体(MOS)装置典型地是以多晶硅栅极电极形成。使用多晶硅材料的理由是基于在高温制造工艺中其对于热的阻抗性，因此可允许其与源极/漏极结构同在高温下退火。
在一些集成电路(IC)设计中，当特征结构尺寸继续缩减时，业界有一种需求以金属栅极取代多晶硅栅极电极以改善元件效能。取代多晶硅栅极的工艺(也通称为栅极最终工艺)可被实行以解决高温工艺作用于金属材料的疑虑。于该栅极最终工艺中，最初地形成一虚置栅极，并且持续处理该装置直到沉积一层间介电(ILD)层。接着可移除该虚置栅极并以一金属栅极取代。然而，当整合此栅极最终工艺于其他工艺时，例如以化学机械研磨该ILD层以露出该虚置栅极以便移除，会发生许多问题。例如，在基板上具有不同图案密度的各区域中，便很难去控制各装置的栅极高度。
发明内容
本发明的实施例为了解决现有技术的问题而提供一种半导体装置的制造方法。上述方法包括提供一半导体基底；形成多个晶体管于该半导体基底中，各晶体管具有一虚置栅极结构；形成一接触蚀刻终止层(CESL)于包括所述虚置栅极结构的基底之上；形成一第一介电层以填入相邻的虚置栅极结构之间各区域的一部分中；形成一化学机械研磨(CMP)终止层于该CESL与该第一介电层之上；形成一第二介电层于该CMP终止层之上；实施一CMP工艺于该第二介电层，实质地停止于该CMP终止层；以及实施一过度研磨以显露出所述虚置栅极结构。
本发明的实施例还提供一种半导体装置的制造方法。上述方法包括：形成多个虚置栅极结构于一半导体基底之上；形成一第一终止层于包括所述多个虚置栅极结构的半导体基底之上，该第一终止层由一第一材料形成；形成一第一氧化层以填入相邻的虚置栅极结构之间的一间隙的一部分中；形成一第二终止层于该第一终止与该第一氧化层之上，该第二终止层由一第二材料形成；形成一第二氧化层于该第二终止层之上，填入该间隙的一剩余部分；实施一化学机械研磨工艺于该第二氧化层，实质地停止于该第二终止层；以及实施一过度研磨以移除部分的该第二终止层和该第一终止层，借此显露出所述多个虚置栅极结构；以及移除所述多个虚置栅极结构并以金属栅极取代。
本发明的实施例还提供一半导体装置。上述半导体装置包括：一半导体基底；至少两个晶体管形成于该半导体基底中，上述至少两个晶体管中各具有一金属栅极与高介电常数栅极介电层；以及一间隙位于上述至少两个晶体管之间，其包括一第一终止层、一第二终止层、以及一氧化层设置于该第一终止层和该第二终止层之间；其中该第一和第二终止层分别由该氧化层之外的不同材料形成。
本发明可改善在栅极最终工艺中的CMP工艺的工艺窗口；可轻易地整合于现有的CMP工艺以及半导体处理设备，且因此可用于未来与先进的技术；可助于控制基底的各区域中的装置的栅极高度，这些区域具有不同的图案密度。
为使本发明能更明显易懂，下文特举实施例，并配合所附附图，作详细说明如下。
附图说明
图1A至图1C显示一半导体装置于栅极最终工艺的各制造阶段的剖面示意图；
图2显示根据本发明公开的各类实施形态于栅极最终工艺中制造具有CMP终止层的半导体装置的方法的制造流程图；以及
图3A至图3D显示根据图2的方法所制造的半导体装置的剖面示意图。
其中，附图标记说明如下：
100～半导体装置；
102、104、106～区域；
110～nFET和pFET装置；
116～虚置多晶硅栅极；
120～栅极间隙子；
130～接触蚀刻终止层(CESL)；
140～层间介电层(ILD)；
150～化学机械研磨平坦化工艺；
160、162、166-168～虚置多晶硅栅极结构；
170～沟槽；
200～制造方法；
210-290～步骤方框；
300～半导体装置；
302～氧化硅(HARP)；
304～化学机械研磨(CMP)终止层；
306～氧化层；
308～化学机械研磨平坦化工艺；
320～沟槽。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分均使用相同的附图标记。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。另外，附图中各元件的部分将以分别描述说明，值得注意的是，图中未示出或描述的元件，为本领域普通技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
请参阅图1A至图1C，其显示一半导体装置100于栅极最终工艺(也通称为取代多晶硅栅极的工艺)的各制造阶段的剖面示意图。应注意的是，部分的半导体装置100可利用互补式金属-氧化-半导体(CMOS)技术工艺流程制造，并且因此一些工艺在此仅做简单地描述。另外，该半导体装置100可包括各种其他装置及结构例如双极结晶体管(BJT)、其他形式的晶体管、电阻、电容、二极管、熔丝等，但是为了能较佳地了解本公开的发明概念，在此将半导体装置100简化。
于图1A中，半导体装置100可包括各种不同的区域102、104、106，并且在其中可形成一n-型场效应晶体管(nFET)或一p-型场效应晶体管(pFET)。相较于区域104和106，上述区域102可具有较高的元件图案密度。也即，上述区域102(例如密区域)可包括较多的构造或结构，例如虚置多晶硅栅极，比起在区域104和106，更紧密地设置在一起。另外，比起区域106，区域104可具有较高的元件图案密度。因此，区域106可为一疏离区域，具有较少的装置形成于其中，及/或比起在区域102中，区域106的元件彼此之间的间距较远。
上述半导体装置100可包括一半导体基底，例如硅基底。上述基底可包括各种不同的掺杂组态，视本技术领域中所公知的设计需求而定。该基底也可包括其他基本的半导体，例如锗和钻石。另择一地，该基板可包括一化合物半导体及/或一合金半导体。更有甚者，该基底可选择性地包括一外延层，可受应变以提升效能，以及可包括一绝缘层上有硅(SOI)基底。
上述半导体装置100还可包括一绝缘结构(未示出)，例如一浅沟槽隔离(STI)构造，形成于该基底上，作为该基底中有源区域中的隔离用，如本技术领域中所公知。该隔离结构可以由氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐(FSG)、及/或其他所公知的低介电常数(low-k)介电材料所构成。
上述nFET和pFET装置110可包括一栅极介电层，其包括界面层/高介电常数(high-k)介电层形成于该基底上。该界面层可包括一氧化硅层(SiO2)或氮氧化硅层(SiON)，其厚度范围大抵介于5埃至10埃形成于该基底上。上述high-k介电层可借由原子层沉积法(ALD)或其他适当的技术形成于该界面层上。该high-k介电层的厚度范围大抵介于5埃至30埃
Figure G2009101691472D00042
该high-k介电层可包括氧化铪(HfO2)。另择一地，该high-k介电层可选择性地包括其他high-k介电材料，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、上述的任意组合、或其他适合的材料。另外，该high-k介电层可包括多层的组态，例如HfO2/SiO2或HfO2/SiON。
上述nFET和pFET装置110可还包括一顶盖层，以调整金属层(作为该栅极电极)的功函数，以适当地展现nFET和pFET的效能。例如，该顶盖层可包括Al2O3、La2O3、LaSiO、TiAlN、TaN、TaC、TaN、TaSi、TiAl、上述的任意组合、或其他适合的材料。该顶盖层可形成于该high-k介电层之上或者之下。该顶盖层可借由ALD、CMD、或PVD等沉积法形成。
上述nFET和pFET装置110可包括一虚置多晶硅(或poly)栅极116形成于该顶盖层上，其借由一沉积法或其他适当的工艺技术所形成。该虚置多晶硅栅极116的厚度范围大抵介于400埃至800埃
Figure G2009101691472D00051
上述nFET和pFET装置110可选择性地包括一硬掩模形成于该虚置多晶硅栅极116之上。该硬掩模可借由一沉积法或其他适当的工艺技术形成。该硬掩模可包括氮化硅、氮氧化硅、碳化硅、或其他适合的材料。侧壁或栅极间隙子120可形成于如本领域中所公知的栅极堆叠的任一侧边上。上述侧壁间隙子120可包括氧化硅、氮化硅、或氮氧化硅。
上述nFET和pFET装置110可还包括源极/漏极区域，包括轻源极/漏极区域和重源极/漏极区域。该源极/漏极区域可借由注入p-型或n-型掺杂物或杂质于该基底中而形成，视该装置100的组态而定。该虚置多晶硅栅极116和源极/漏极结构的形成方法包括热氧化法、多晶硅沉积法、光刻法、离子注入法、蚀刻法、及其他各类的方法。上述nFET和pFET装置110可还包括硅化物构造形成于源极/漏极区域上，借由自对准硅化(salicide)工艺，以形成一接触。该硅化物构造可包括硅化镍、硅化钴、硅化钨、硅化钽、硅化铂、硅化铒、硅化钯、或上述的任意组合。
如同以上所讨论，在形成各类微电子装置及结构之后，可形成一应力层于该基底之上。例如，可形成一接触蚀刻终止层(CESL)130于区域102、104、106中所述nFET和pFET装置110之上。该接触蚀刻终止层130可由氮化硅、氮氧化硅、碳化硅、或其他适合的材料所形成。接触蚀刻终止层130的组成可被选择，基于对该半导体装置的一或多个额外的构造的蚀刻选择率。该接触蚀刻终止层130的厚度范围大抵介于150埃至500埃
Figure G2009101691472D00052
该接触蚀刻终止层130可借由CVD法或其他适合的工艺形成。
一介电层，例如一层间介电层(ILD)140，可形成于接触蚀刻终止层130之上且填入所述装置110之间的间隙中。例如，所述装置110之间的间隙可借由高深宽比工艺(high aspect ratio process，简称HARP)部分地填充以氧化硅。上述氧化硅(HARP)可为多孔的，允许较佳的填隙效果于高深宽比沟槽中。另一氧化物层可接着形成以填入所述间隙的剩余部分中以及于该接触蚀刻终止层130上，借由高密度等离子体化学气相沉积法(HDP-CVD)、旋转涂布、物理气相沉积法(PVD或溅镀)、或其他适合的方法。于栅极最终工艺中，装置110的虚置多晶硅栅极结构116可被移除并且取代以金属栅极结构，如下文中所讨论。
于图1B中，可将一部分的ILD层140移除并以化学机械研磨平坦化工艺150(例如ILD0 CMP工艺)平坦化，直到抵达或露出该装置110的虚置多晶硅栅极结构116的顶部。然而，以观测到该ILD CMP工艺150可导致一些磨蚀及/或过度研磨于区域104和106中，此乃基于在区域102中具有较高的图案结构和密度。换言之，上述区域104和106具有较小的图案密度(相较于区域102的图案密度)，因而比起区域102经历较多的研磨。过度研磨的量可视于区域102、104、106之间图案密度差异多大(相对于彼此)而定。有鉴于此，在区域104、106中结果的虚置多晶硅栅极160、162可实质上小于在区域102中结果的虚置多晶硅栅极166-168。因此，控制半导体装置100的所有区域102、104、106中的栅极高度变得困难。栅极高度及后续金属栅极结构的变化可导致较差的元件效能和可靠度。另外，于许多情况下，上述CMP工艺150可导致虚置多晶硅栅极结构116剥离，并且可导致基底中的有源(掺杂)区域受损伤，其可导致装置失效。
于图1C中，该虚置多晶硅栅极结构160、162、166-168可自区域102、104、106的nFET和pFET装置110中移除，借由回蚀刻工艺或其他适合的工艺。例如，该虚置多晶硅栅极结构160、162、166-168可选择性地被蚀刻，由此于装置100的栅极结构中形成沟槽170。所述虚置多晶硅栅极可借由湿蚀刻工艺移除，其包括浸置于含氢氧化物溶液(氢氧化胺)、去离子水、及/或其他适合的蚀刻液中。然而，可观测得到，位于装置110之间的间隙中的上述HARP氧化物在后续的虚置多晶硅移除过程可具有弱的裂缝损伤，其也可能降低元件效能。该沟槽170可接续填入金属材料，例如衬垫、提供栅极适当的功函数的材料、栅极电极材料、及/或其他适合的材料，以形成nFET和pFET装置110的金属栅极。
请参阅图2，其显示根据本发明公开的各类实施形态于栅极最终工艺中制造具有CMP终止层的半导体装置的方法200的制造流程图。也请参阅图3A至图3D，其显示根据图2的方法200所制造的半导体装置300的剖面示意图。半导体装置300相似于图1中的半导体装置100，除了以下讨论的差异。有鉴于此，为求简单及明确的缘故，图1和图3中相似的构造使用相同的附图标记。
应了解的是，部分的半导体装置300可由CMOS技术工艺流程制造，以及因此许多工艺在此仅做简单的描述。另外，半导体装置300可包括各类其他的装置及构造例如其他形式的晶体管，例如双极结晶体管、电阻、电容、二极管、熔丝等，但是简化以供本公开的发明概念的较佳理解。
方法200始于步骤方框210，于其中提供一半导体基底。于图3A中，该半导体装置300包括一半导体基底例如一硅基底。该基底可包括各类掺杂组态视本领域中公知的设计需求而定。该半导体装置可还包括一隔离结构例如浅沟槽隔离(STI)构造形成于该基底中，以隔离基底中的有源区域，如本领域所公知。
继续方法200于步骤方框220，于其中形成多个晶体管于该基底中。该半导体装置300包括各种区域102、104、106，可形成N-沟道场效应晶体管(nFET)或P-沟道场效应晶体管(pFET)于其内部。区域102可具有较高的装置图案密度，相较于区域104和106。也即，该区域102(例如密区域)可包括较多的构造及/或结构，例如虚置多晶硅栅极，比起在区域104和106，更紧密地设置在一起。另外，比起区域106，区域104可具有较高的元件图案密度。因此，区域106可为一疏离区域，具有较少的装置形成于其中，及/或比起在区域102中，区域106的元件彼此之间的间距较远。
上述nFET和pFET装置110可包括一栅极介电层，其包括界面层/高介电常数(high-k)介电层形成于该基底之上。该界面层可包括一氧化硅层(SiO2)或氮氧化硅层(SiON)。上述high-k介电层可借由原子层沉积法(ALD)或其他适当的技术形成于该界面层上。该high-k介电层可包括氧化铪(HfO2)。另择一地，该high-k介电层可选择性地包括其他high-k介电材料，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、上述的任意组合、或其他适合的材料。另外，该high-k介电层可包括多层的组态，例如HfO2/SiO2或HfO2/SiON。
上述nFET和pFET装置110可还包括一顶盖层，以调整金属层(作为该栅极电极)的功函数，以适当地展现nFET和pFET的效能。例如，该顶盖层可包括Al2O3、La2O3、LaSiO、TiAlN、TaN、TaC、TaN、TaSi、TiAl、上述的任意组合、或其他适合的材料。该顶盖层可形成于该high-k介电层之上或者之下。
上述nFET和pFET装置110可包括一虚置多晶硅(或poly)栅极116形成于该顶盖层上，其借由一沉积法或其他适当的工艺技术所形成。该虚置多晶硅栅极116的厚度范围大抵介于400埃至800埃
Figure G2009101691472D00081
上述nFET和pFET装置110可选择性地包括一硬掩模形成于该虚置多晶硅栅极116之上。侧壁或栅极间隙子120可形成于如本领域中所公知的栅极堆叠的任一侧边上。上述侧壁间隙子120可包括氧化硅、氮化硅、或氮氧化硅。
上述nFET和pFET装置110还包括源极/漏极区域，其包括轻源极/漏极区域和重源极/漏极区域。该源极/漏极区域可借由注入p-型或n-型掺杂物或杂质子该基底中而形成，视该装置100的组态而定。该虚置多晶硅栅极116和源极/漏极结构的形成方法包括热氧化法、多晶硅沉积法、光刻法、离子注入法、蚀刻法、及其他各类的方法。上述nFET和pFET装置110可还包括硅化物构造形成于源极/漏极区域上，借由自对准硅化(salicide)工艺，以形成一接触。
继续方法200于步骤方框230，于其中形成一接触蚀刻终止层于包括虚置栅极结构的基底之上。如同以上所讨论在形成各类微电子装置及结构之后，一应力层可形成于该基底之上。例如，一接触蚀刻终止层(CESL)130可形成于区域102、104、106中所述nFET和pFET装置110之上。该接触蚀刻终止层130可由氮化硅、氮氧化硅、碳化硅、或其他适合的材料所形成。接触蚀刻终止层130的组成可被选择，基于对该半导体装置的一或多个额外的构造的蚀刻选择率。于本实施例中，该接触蚀刻终止层130可由氮化硅构成，并且其厚度范围可为大抵介于150埃至500埃
Figure G2009101691472D00082
该接触蚀刻终止层130可借由CVD法或其他适合的工艺形成。另外，接触蚀刻终止层130可包括张应力接触蚀刻终止层或压应力接触蚀刻终止层，视该装置的组态而定。
继续方法200于步骤方框240，于其中形成一第一介电层以填入相邻虚置栅极结构之间的部分区域。当所述装置110彼此间更紧密地设置时，装置110之间的间隙可具有高深宽比(high aspect ratio)。因此，装置110之间的间隙可最先由高深宽比工艺(HARP)部分地填充以氧化硅302。HARP为本领域中所公知的沉积技术，因此在此并不详细描述。上述氧化硅(HARP)302可为多孔的，允许较佳的填隙效果于高深宽比沟槽中。例如，上述工艺可包括使用HARP沉积氧化硅，接着实施回蚀刻于氧化硅302，从其顶表面且可终止于该接触蚀刻终止层130。因此，该氧化硅(HARP)302可遗留于装置110之间的间隙的底部中。值得注意的是，该氧化硅(HARP)302也会留在该间隙的两侧。
继续方法200于步骤方框250，于其中形成一化学机械研磨(CMP)终止层于该接触蚀刻终止层130上以及该第一介电层上。于图3B中，化学机械研磨(CMP)终止层304可形成于接触蚀刻终止层130上及氧化硅(HARP)302上，借由低温CVD法或其他适合的方法。该温度的范围可大抵介于从350℃至500℃。于本实施例中，该化学机械研磨终止层304可由氮化硅所构成，且其厚度范围可大抵介于40埃至80埃
Figure G2009101691472D00091
(较佳为
Figure G2009101691472D00092
)。于其他实施例中，该化学机械研磨终止层304可改善后续化学机械研磨工艺的工艺窗口，将于下文中讨论。
继续方法200于步骤方框260，于其中一第二介电层形成于该化学机械研磨终止层之上并填入相邻虚置栅极结构之间各区域的剩余部分。一氧化层306可接着形成于该化学机械研磨终止层304上并填入所述装置110之间的间隙的剩余部分中，该氧化层306可借由高密度等离子体(HDP)氧化物沉积技术或其他适合的方法。该HDP氧化物沉积技术为本领域中所公知的沉积技术，因此在此并不详细描述。在所述装置110之间的间隙之内的化学机械研磨终止层304可提供较佳的工艺窗口，供HDP填入间隙的氧化层306(例如在CMP工艺之前，比较不可能遭到HDP孔洞)。该氧化层306可完成该层间介电(ILD)层。
继续方法200于步骤方框270，于其中实施CMP工艺于该第二介电层上且可停止于该化学机械研磨终止层。实施化学机械研磨平坦化工艺(例如ILD0 CMP工艺)308于该氧化层306直到抵达该化学机械研磨终止层304。
值得注意的是，在区域104和106中的一些化学机械研磨终止层304可被移除，而在区域102中的另一些化学机械研磨终止层304则无法移除，这是由于在这些区域中虚置多晶硅栅极密度的差异所致。另外，化学机械研磨终止层304，该CMP工艺308具有较佳的工艺窗口以降低或避免不想要的过度研磨于基底上一些区域104、106的虚置多晶硅栅极116。
继续方法200于步骤方框280，于其中实施过度蚀刻以露出该虚置栅极结构。于图3C中，可继续进行CMP工艺308并过度研磨，以移除位于虚置多晶硅栅极116上的化学机械研磨终止层304和接触蚀刻终止层130。当到达并露出该虚置多晶硅栅极116时，就可停止过度研磨。有鉴于此，多晶硅栅极116的高度便可较容易地控制，由此使该CMP工艺308具有较佳的工艺窗口。
继续方法200于步骤方框290，于其中移除虚置栅极结构并取代以金属栅极结构。例如，于图3D中，该虚置多晶硅栅极结构162可自nFET和pFET装置110中被移除，借由回蚀刻工艺或其他适合的工艺，由此形成沟槽320于装置110的栅极堆叠中。例如，该虚置多晶硅栅极结构162可借由湿蚀刻工艺移除，其包括浸置于含氢氧化物溶液(氢氧化胺)、去离子水、及/或其他适合的蚀刻液中。该沟槽170可接续地填入金属材料，例如衬垫、提供栅极适当的功函数的材料、栅极电极材料、及/或其他适合的材料，以形成nFET和pFET装置110的金属栅极。于此之后，可实行进一步的工艺于该半导体装置300，例如形成接触/导通孔以及内连线结构，其包括多层金属层和金属间介电层，如同本领域中所公知。
在此所公开在各实施例中本发明所获致的优点。例如，本公开的方法提供一简单且具有成本效率的方法，以改善在栅极最终工艺中的CMP工艺的工艺窗口。另外，在此所公开的装置及方法可轻易地整合于现有的CMP工艺以及半导体处理设备，且因此可用于未来与先进的技术。更有甚者，在此所公开的装置及方法可助于控制基底的各区域中的装置的栅极高度，这些区域具有不同的图案密度。值得注意的是，不同的实施例提供不同的优点，并且无特定的优点是必须要存在于所有实施例中。
本发明虽以各种实施例公开如上，然其并非用以限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (12)

1.一种半导体装置的制造方法，包括如下步骤：
提供一半导体基底；
形成多个晶体管于该半导体基底中，各晶体管具有一虚置栅极结构；
形成一接触蚀刻终止层于包括所述虚置栅极结构的基底之上；
形成一第一介电层以填入相邻的虚置栅极结构之间各区域的一部分中；
形成一化学机械研磨终止层于该接触蚀刻终止层与该第一介电层之上；
形成一第二介电层于该化学机械研磨终止层之上；
实施一化学机械研磨工艺于该第二介电层，实质地停止于该化学机械研磨终止层；以及
实施一过度研磨以显露出所述虚置栅极结构。
2.如权利要求1所述的半导体装置的制造方法，其中该化学机械研磨终止层包括氮化硅，以及该接触蚀刻终止层包括氮化硅。
3.如权利要求1所述的半导体装置的制造方法，还包括移除所述虚置栅极结构并以一金属栅极个别地取代。
4.如权利要求3所述的半导体装置的制造方法，其中上述移除所述虚置栅极结构并以一金属栅极个别地取代的步骤包括：
实施一回蚀刻工艺以移除所述虚置栅极结构，由此形成一沟槽；
以一功函数金属层填入该沟槽的一部分；
以一填充金属层填入该沟槽的一剩余部分；以及
实施另一化学机械研磨工艺以移除位于该沟槽外的该填充金属层与该功函数金属层。
5.如权利要求1所述的半导体装置的制造方法，其中该第一介电层包括氧化物，其借由一高深宽比工艺形成，以及其中该第二介电层包括氧化物，其借由一高密度等离子体沉积工艺形成。
6.一种半导体装置的制造方法，包括如下步骤：
形成多个虚置栅极结构于一半导体基底之上；
形成一第一终止层于包括所述多个虚置栅极结构的半导体基底之上，该第一终止层由一第一材料形成；
形成一第一氧化层以填入相邻的虚置栅极结构之间的一间隙的一部分中；
形成一第二终止层于该第一终止层与该第一氧化层之上，该第二终止层由一第二材料形成；
形成一第二氧化层于该第二终止层之上，填入该间隙的一剩余部分；
实施一化学机械研磨工艺于该第二氧化层，实质地停止于该第二终止层；以及
实施一过度研磨以移除部分的该第二终止层和该第一终止层，借此显露出所述多个虚置栅极结构；以及
移除所述多个虚置栅极结构并以金属栅极取代。
7.如权利要求6所述的半导体装置的制造方法，其中该第一材料与该第二材料由相同的材料所形成。
8.如权利要求6所述的半导体装置的制造方法，其中该第一终止层包括一接触蚀刻终止层，以及该第二终止层包括一化学机械研磨终止层。
9.如权利要求6所述的半导体装置的制造方法，其中所述多个虚置栅极结构包括虚置多晶硅栅极。
10.一半导体装置，包括：
一半导体基底；
至少两个晶体管形成于该半导体基底中，上述至少两个晶体管中各具有一金属栅极与高介电常数栅极介电层；以及
一间隙位于上述至少两个晶体管之间，其包括一第一接触蚀刻终止层、一第二化学机械研磨终止层、以及一氧化层设置于该第一接触蚀刻终止层和该第二化学机械研磨终止层之间；
其中该第一接触蚀刻和第二化学机械研磨终止层各分别由该氧化层之外的不同材料形成，且该第二化学机械研磨终止层形成于该第一接触蚀刻终止层上。
11.如权利要求10所述的半导体装置，其中该第一接触蚀刻终止层由氮化硅或氮氧化硅形成，以及该第二化学机械研磨终止层由氮化硅形成。
12.如权利要求10所述的半导体装置，其中所述至少两个晶体管包括一n-型场效应晶体管及一p-型场效应晶体管。
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